微電子65奈米世代後銅薄膜阻抗係數之探討

Abstract

銅金屬因具有比鋁金屬較低的阻抗係數與更好的電移阻抗力，已從0.18 微米世 代起受半導體業界(比如IBM 公司)採用於後段連接， 當電子器件繼續隨著Moore 定律從90 奈米世代縮小至65 奈米世代時， 銅線的阻抗係數呈非線性增加，如 此對RC (電阻x 電容)延遲有負面影響。當電鍍銅/PVD 銅籽/Ta/TaN 擴散阻擋疊 層中銅列線寬度與銅的電子傳導平均自由徑 (39 奈米)相當時，我們可以預期在 列線結構中銅阻抗係數會顯著的增高。基本上銅阻抗係數增高可能經由下列數種 不同的散射機制 : (1) 表面散射: 由銅界面上表面粗糙度與蝕刻造成的列線粗 糙度引起，(2)晶粒間界散射， (3)缺陷與雜質散射 。其中，PVD 銅籽可能影響 超細電鍍銅薄膜的晶粒大小進而銅線的阻抗係數， 然而，因為具圖案的列線結 構在製程上的變異及非均?性與列線?度變異， 實驗上很難對上述機制之個別 貢獻作定量評估。 近來的研究工作巳轉注在用平面式薄膜疊層來探討各散射的 貢獻 ，今年比利時IMEC 發表文章中顯示用展阻量測 (spreading resistance probe)技術量測具有固定晶粒大小下不同厚度的銅平面式薄膜疊層， 銅阻抗係 數會顯著的增高主要是出於晶粒間界散射，但是蝕刻造成的粗糙度及擴散阻擋層 形態粗糙度對超薄銅薄膜(尤其在電子傳導平均自由徑之附近厚度)之阻抗係數 影響目前尚未完全暸解。本計劃的第一目的是探討及評估蝕刻造成的粗糙度及擴 散阻擋層形態粗糙度對超薄銅薄膜 (100 奈米以下)之阻抗係數之量化響 ，第二 目的在於評估銅籽的晶粒大小如何影響超薄鍍銅薄膜之晶粒大小及其阻抗係數。 本計劃的預期成果不僅在學術上可瞭解表面粗糙度對銅阻抗係數的影響定量，另 有益於台灣半導體業界在後65 奈米世代如何選擇鍍銅之籽(材料及晶粒大小)及 粗糙度的控制以找出抑制阻抗係數迅速上升的方法。