微處理器指令讀取構造

Abstract

一種微處理器指令讀取構造，其包含處理單元、指令緩衝暫存器、程式記憶體及指令讀取數目暫存器，於指令執行程序中，當預解讀取下一執行指令為條件式跳躍指令時，於下一指令週期，程式記憶體才需讀取二個指令，其他僅預讀取下一指令，其係利用處理單元對解譯之下一執行指令來設定指令讀取數目暫存器之狀態，解譯之下一執行指令若為條件式跳躍指令，則該指令讀取數目暫存器會同時致能奇、偶數緩衝暫存器，程式記憶體以讀取二個指令，而其他所解譯之下一執行指令，該指令讀取數目暫存器僅會致能奇、偶數緩衝暫存器其一者，程式記憶體只讀取一指令，以達程式記憶體不必要的讀取，進而降低電量消耗。