適用於數位訊號處理之高速可再組處理機單元

Abstract

數位訊號處理積體電路核心單元是實現視訊處 理硬體系統的基礎技術.核心單元中最重要的是 一個可再組,高速運算的處理單元,它可以有效地 執行多種乘/加相關的動作.本計畫的主旨在於設 計和實現此處理單元積體電路.設計的考慮兼顧 到可程式,可再組性.並探討在架構,電路層次上, 各式高速設計技術的可行性.本計畫的主要工作內容包括:ぇ完成一個具可再組能力之管流化處理單元架構 設計,以及速度與再組性的評估分析;え完成電路與佈圖設計和驗證,以便申請「多晶 片計畫」積體電路實作;ぉ探討可用在算術單元,乘加器之各式高速設計 技術;�完成此處理單元與高速緩衝器之間的界面設計 ;