數位式全差動放大器電路

Abstract

本發明係關於一種可操作於高速資料傳輸環境下，且可降低功率消耗的數位式全差動放大器電路。其包括：一第一輸入反相器、一第二輸入反相器、一第一共模反相器、一第二共模反相器、一第一回授反相器、一第二回授反相器、一第三回授反相器、一第四回授反相器、一第一自我偏壓模組及一第二自我偏壓模組。其中，第一自我偏壓模組及第二自我偏壓模組係用於延展數位式全差動放大器電路的頻寬。此外，第一回授反相器與第二回授反相器組成一第一回授電路模組，第三回授反相器與第四回授反相器組成一第二回授電路模組，以抑制共模雜訊的發生。