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DEVICE HAVING SERIES-CONNECTED HIGH ELECTRON MOBILITY TRANSISTORS AND MANUFACTURING METHOD THEREOF
(2012-04-26)
CHANG EDWARD YI
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HSU HENG-TUNG
A manufacturing method of a device having series-connected HEMTs is presented. Transistors are formed on a substrate and integratedly serial-connected as an integrated device by interconnection wires. Therefore, the voltage of the device is the sum of the voltages across each transistors so that the device can have high breakdown voltage.
DEVICE HAVING SERIES-CONNECTED HIGH ELECTRON MOBILITY TRANSISTORS AND MANUFACTURING METHOD THEREOF
(2012-12-06)
CHANG EDWARD YI
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HSU HENG-TUNG
A manufacturing method of a device having series-connected HEMTs is presented. Transistors are formed on a substrate and integratedly serial-connected as an integrated device by interconnection wires. Therefore, the voltage of the device is the sum of the voltages across each transistors so that the device can have high breakdown voltage.
ENHANCEMENT-MODE HIGH-ELECTRON-MOBILITY TRANSISTOR AND THE MANUFACTURING METHOD THEREOF
(2012-09-20)
CHANG EDWARD YI
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Chang Chia-Hua
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Lin Yueh-Chin
This invention discloses an enhancement-mode high-electron-mobility transistor and the manufacturing method thereof. The transistor comprises an epitaxial buffer layer on a substrate, a source and drain formed in the buffer layer, a PN-junction stack formed on the buffer layer and located between the source and drain, and a gate formed on the PN-junction stack, wherein the PN-junction stack is composed of alternating layers of a P-type semiconductor and an N-type semiconductor.
ENHANCEMENT-MODE HIGH-ELECTRON-MOBILITY TRANSISTOR AND THE MANUFACTURING METHOD THEREOF
(2012-02-02)
CHANG EDWARD YI
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CHANG CHIA-HUA
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LIN YUEH-CHIN
This invention discloses an enhancement-mode high-electron-mobility transistor and the manufacturing method thereof. The transistor comprises an epitaxial buffer layer on a substrate, a source and drain formed in the buffer layer, a PN-junction stack formed on the buffer layer and located between the source and drain, and a gate formed on the PN-junction stack, wherein the PN-junction stack is composed of alternating layers of a P-type semiconductor and an N-type semiconductor.
Halbleitervorrichtung und Verfahren zur Herstellung derselben
(2018-06-21)
CHANG EDWARD YI
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LIU SHIH-CHIEN
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HUANG CHUNG-KAI
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WU CHIA-HSUN
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HAN PING-CHENG
A semiconductor device includes a substrate, a channel layer, a barrier layer, a recess, a charge trapping layer, a ferroelectric material layer, a gate, a source and a drain. The channel layer is disposed on the substrate. The barrier layer is disposed on the channel layer. The barrier layer has a recess, and a portion of the barrier layer under the recess has a thickness. The source and the drain are disposed on the barrier layer. The charge trapping layer covers the bottom of the recess. The ferroelectric material is disposed on the charge trapping layer. The gate is disposed on the ferroelectric material.
HIGH ELECTRON MOBILITY GaN-BASED TRANSISTOR STRUCTURE
(2013-07-11)
CHANG EDWARD YI
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CHANG CHIA-HUA
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LIN YUEH-CHIN
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CHEN YU KONG
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LIU SHIH-CHIEN
A high electron mobility GaN-based transistor structure comprises a substrate, an epitaxial GaN layer formed on the substrate, at least one ohmic contact layer formed on the epitaxial GaN layer, a metallic gate layer formed on the epitaxial GaN layer, and a diffusion barrier layer interposed between the metallic gate layer and the epitaxial GaN layer. The diffusion barrier layer hinders metallic atoms of the metallic gate layer from diffusing into the epitaxial GaN layer, whereby are improved the electric characteristics and reliability of the GaN-based transistor.
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究---子計畫五：高速與低耗能邏輯應用之銻化物N及P通道異質接面場效電晶體
(2010)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
無線通訊的快速發展以及在矽半導體工業上面臨通道特性之物理極限，近年來III-V 族高速電晶體被視為明日之星應用於高速邏輯元件或是次毫米波段，而尋找更高速的載子遷移率材料與新穎元件結構是科學家急於開發的目標，銦化銻材料為目前具有最高速的電子移動率與飽和速度，更進一步由於在磊晶製程中可以施加應力等方式提高電洞遷移率，所以銻化物半導體極具潛力開發N型與P型通道元件，達成互補式電晶體，應用於高速低電壓類比與數位電路設計上。本子計畫主要目的是製作高性能次奈米級銻化物之互補式N型與P型通道高速量子元件，將使用不同閘極線寬(30 nm、40 nm、50 nm與80 nm)，通道材料分別將使用InAsSb (N型通道)與InGaSb (P型通道)，所製造的N-型元件與P-型元件截止頻率預計分別高於 550 GHz及200 GHz。評估其操作在超高頻率時，應用於超低消耗功率、高速邏輯電晶體之可行性，此外此銻化物元件在較低電壓下操作，將可以大幅降低電晶體的消耗功率，達到超低電壓、超低功率的操作需求，因應全球節能趨勢，發展綠色電子。並配合子計畫(一)完成磊晶結構最佳化，並與子計畫(三)(四)共同合作建立高頻電路模型及基板材料參數電性萃取與驗證，提供電性與子計畫(二)開發銻化物混合電路設計，最後整合總計畫完成相位陣列收發機模組之實現。
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究---總計畫
(2010)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
本研究計畫的目標是整合交大與中央兩校資源，發展低功耗且高效率之微波相位陣列收發模組之中的關鍵性元組件及電路，並進行相關製程元件與系統整合之研究。低功耗與高效率之組件設計在大型相位陣列的衛星通訊及氣象雷達等應用極為重要。子計畫一主要負責的是銻化物材料MBE 磊晶成長（包括N 型及P 型）。子計畫五將以子計畫一所成長的磊晶為基礎製作次微米及奈米等級（40 nm）的QWFET。子計畫二將開發BiFET 高性能微波電路及高速低功耗混合電路，並與子計畫三則將使用子計畫一與五所發展的Sb-based QWFET 製程，並配合中央大學電機系現有的InP-based HBT 製程，應用於相位陣列收發模組主動電路的設計，同時協助銻化物QWFET 及磷化銦 HBT 的電路模型建立，以提供子計畫一與五製程優化的參考。另外，子計畫三將使用脈衝雷射沉積鐵性材料（ferroic materials, 包括鐵電與鐵氧磁體）薄膜，並應用於相位陣列收發模組的被動電路設計。子計畫五將使用覆晶技術來結合主動及被動微波電路以組成一低功耗相位陣列模組。子計畫四將針對此一系統級封裝之微波電路模組的電源完整性及電磁干擾作分析，並使用子計畫三發展的鐵性材料進行電源供應網路與EMI filter 設計，搭配子計畫五的覆晶技術將電源完整性解決方案有效整合於晶片封裝結構中，確保低功耗QWFET 電路能於低供應電壓下穩定操作。經由本計畫之成功之整合，奠定我國在Sb-based FETs 相關產業上之領導地位，將 Sb-based FETs 關鍵技術在國內生根。
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究-子計畫五：高速與低耗能邏輯應用之銻化物N及P通道異質接面場效電晶體
(2012)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
無線通訊的快速發展以及在矽半導體工業上面臨通道特性之物理極限，近年來III-V 族高速電晶體被視為明日之星應用於高速邏輯元件或是次毫米波段，而尋找更高速的載子遷移率材料與新穎元件結構是科學家急於開發的目標，銦化銻材料為目前具有最高速的電子移動率與飽和速度，更進一步由於在磊晶製程中可以施加應力等方式提高電洞遷移率，所以銻化物半導體極具潛力開發N型與P型通道元件，達成互補式電晶體，應用於高速低電壓類比與數位電路設計上。本子計畫主要目的是製作高性能次奈米級銻化物之互補式N型與P型通道高速量子元件，將使用不同閘極線寬(30 nm、40 nm、50 nm與80 nm)，通道材料分別將使用InAsSb (N型通道)與InGaSb (P型通道)，所製造的N-型元件與P-型元件截止頻率預計分別高於 550 GHz及200 GHz。評估其操作在超高頻率時，應用於超低消耗功率、高速邏輯電晶體之可行性，此外此銻化物元件在較低電壓下操作，將可以大幅降低電晶體的消耗功率，達到超低電壓、超低功率的操作需求，因應全球節能趨勢，發展綠色電子。並配合子計畫(一)完成磊晶結構最佳化，並與子計畫(三)(四)共同合作建立高頻電路模型及基板材料參數電性萃取與驗證，提供電性與子計畫(二)開發銻化物混合電路設計，最後整合總計畫完成相位陣列收發機模組之實現。
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究-子計畫五：高速與低耗能邏輯應用之銻化物N及P通道異質接面場效電晶體
(2011)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
無線通訊的快速發展以及在矽半導體工業上面臨通道特性之物理極限，近年來III-V 族高速電晶體被視為明日之星應用於高速邏輯元件或是次毫米波段，而尋找更高速的載子遷移率材料與新穎元件結構是科學家急於開發的目標，銦化銻材料為目前具有最高速的電子移動率與飽和速度，更進一步由於在磊晶製程中可以施加應力等方式提高電洞遷移率，所以銻化物半導體極具潛力開發N型與P型通道元件，達成互補式電晶體，應用於高速低電壓類比與數位電路設計上。本子計畫主要目的是製作高性能次奈米級銻化物之互補式N型與P型通道高速量子元件，將使用不同閘極線寬(30 nm、40 nm、50 nm與80 nm)，通道材料分別將使用InAsSb (N型通道)與InGaSb (P型通道)，所製造的N-型元件與P-型元件截止頻率預計分別高於 550 GHz及200 GHz。評估其操作在超高頻率時，應用於超低消耗功率、高速邏輯電晶體之可行性，此外此銻化物元件在較低電壓下操作，將可以大幅降低電晶體的消耗功率，達到超低電壓、超低功率的操作需求，因應全球節能趨勢，發展綠色電子。並配合子計畫(一)完成磊晶結構最佳化，並與子計畫(三)(四)共同合作建立高頻電路模型及基板材料參數電性萃取與驗證，提供電性與子計畫(二)開發銻化物混合電路設計，最後整合總計畫完成相位陣列收發機模組之實現。
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究-總計畫
(2011)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
本研究計畫的目標是整合交大與中央兩校資源，發展低功耗且高效率之微波相位陣列收發模組之中的關鍵性元組件及電路，並進行相關製程元件與系統整合之研究。低功耗與高效率之組件設計在大型相位陣列的衛星通訊及氣象雷達等應用極為重要。子計畫一主要負責的是銻化物材料MBE 磊晶成長（包括N 型及P 型）。子計畫五將以子計畫一所成長的磊晶為基礎製作次微米及奈米等級（40 nm）的QWFET。子計畫二將開發BiFET 高性能微波電路及高速低功耗混合電路，並與子計畫三則將使用子計畫一與五所發展的Sb-based QWFET 製程，並配合中央大學電機系現有的InP-based HBT 製程，應用於相位陣列收發模組主動電路的設計，同時協助銻化物QWFET 及磷化銦 HBT 的電路模型建立，以提供子計畫一與五製程優化的參考。另外，子計畫三將使用脈衝雷射沉積鐵性材料（ferroic materials, 包括鐵電與鐵氧磁體）薄膜，並應用於相位陣列收發模組的被動電路設計。子計畫五將使用覆晶技術來結合主動及被動微波電路以組成一低功耗相位陣列模組。子計畫四將針對此一系統級封裝之微波電路模組的電源完整性及電磁干擾作分析，並使用子計畫三發展的鐵性材料進行電源供應網路與EMI filter 設計，搭配子計畫五的覆晶技術將電源完整性解決方案有效整合於晶片封裝結構中，確保低功耗QWFET 電路能於低供應電壓下穩定操作。經由本計畫之成功之整合，奠定我國在Sb-based FETs 相關產業上之領導地位，將 Sb-based FETs 關鍵技術在國內生根。
前瞻性銻化物異質材料場效電晶體及其高速低功率元件與可調式高頻電路應用之研究-總計畫
(2012)
張翼
;
CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
本研究計畫的目標是整合交大與中央兩校資源，發展低功耗且高效率之微波相位陣列收發模組之中的關鍵性元組件及電路，並進行相關製程元件與系統整合之研究。低功耗與高效率之組件設計在大型相位陣列的衛星通訊及氣象雷達等應用極為重要。子計畫一主要負責的是銻化物材料MBE 磊晶成長（包括N 型及P 型）。子計畫五將以子計畫一所成長的磊晶為基礎製作次微米及奈米等級（40 nm）的QWFET。子計畫二將開發BiFET 高性能微波電路及高速低功耗混合電路，並與子計畫三則將使用子計畫一與五所發展的Sb-based QWFET 製程，並配合中央大學電機系現有的InP-based HBT 製程，應用於相位陣列收發模組主動電路的設計，同時協助銻化物QWFET 及磷化銦 HBT 的電路模型建立，以提供子計畫一與五製程優化的參考。另外，子計畫三將使用脈衝雷射沉積鐵性材料（ferroic materials, 包括鐵電與鐵氧磁體）薄膜，並應用於相位陣列收發模組的被動電路設計。子計畫五將使用覆晶技術來結合主動及被動微波電路以組成一低功耗相位陣列模組。子計畫四將針對此一系統級封裝之微波電路模組的電源完整性及電磁干擾作分析，並使用子計畫三發展的鐵性材料進行電源供應網路與EMI filter 設計，搭配子計畫五的覆晶技術將電源完整性解決方案有效整合於晶片封裝結構中，確保低功耗QWFET 電路能於低供應電壓下穩定操作。經由本計畫之成功之整合，奠定我國在Sb-based FETs 相關產業上之領導地位，將 Sb-based FETs 關鍵技術在國內生根。
前瞻電信微波科技發展計畫---子計畫五：前瞻性微波半導體元件與電路技術(IV)
(2007)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系(所)
功率增益截止頻率高於100GHz之高頻氮化鋁/氮化鎵高電子遷移率電晶體技術開發與研究
(2013)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
功率增益截止頻率高於100GHz之高頻氮化鋁/氮化鎵高電子遷移率電晶體技術開發與研究
(2014)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
在矽基板整合40奈米三五族與鍺量子井場效電晶體作為低功率與高速無線之應用( III )
(2011)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
在矽基板整合40奈米三五族與鍺量子井場效電晶體作為低功率與高速無線之應用(I)
(2009)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系(所)
矽半導體技術，發展至30 奈米已面臨瓶頸，需有高載子遷移率材料加入，以使技術得以持續發展，三五量子井場效電晶體或稱調變摻雜場效電晶體為現今所知速度最快之場效電晶體，具有高速、低功率特性，但因為三五族材料之低電洞遷移率使其無法製作互補的結構，本計畫即利用高電洞遷移率鍺通道與高電子遷移率的三五材料透過矽鍺緩衝層成長在矽晶片來解決此問題。在本計畫，三五n 型元件將利用矽鍺與砷化銦鋁假晶緩衝層成長在矽基板，通道將採用砷化銦鎵，n 型施體層將使用砷化銦鋁。P 型元件將會製作在釋放應力矽鍺緩衝層，電洞提供層將使用矽、矽鍺或砷化鎵。本研究將整合材料成長、新穎元件結構、元件製造技術、發展三五族鍺通道量子井電晶體，作為發展新世代半導體技術，作為高速數位與超高頻寬微波連線應用。此一元件將可應用在220 GHz 無線的通訊與光纎通信系統。此外本計畫發展之量子井元件更可整合在22 奈米以下CMOS 技術作為低功率晶片無線互連之應用，將為下世代晶片信號連結展開新的一頁。施敏教授，張俊彥教授，美國英代爾半導體Dr. Robert Chau，日本工學大學Prof. Hiroshi Iwai 與瑞典查默爾大學Prof. Herbert Zirath 等世界知名專家將參與本學術卓越計畫之執行及技術顧問。
在矽基板整合40奈米三五族與鍺量子井場效電晶體作為低功率與高速無線之應用(II)
(2010)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系（所）
整合三五族超高電子遷移率量子電晶體結構於矽基板之研究
(2007)
張翼
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CHANG EDWARD YI
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國立交通大學材料科學與工程學系(所)
最近美國Intel公司，積極從事III-V/Si整合的研究，因此三五族材料異質介面成長於矽基板上，再度成為半導體矚目的焦點，因為它整合矽與三五族元件的製程平台，矽電晶體之物理閘極線寬在目前90奈米世代，下階段約為50奈米世代，預計於2011年，電晶體的尺度約為10奈米，為了能夠延伸莫爾定律，整合化合物半導體材料於矽的互補式金氧半場效電晶體元件（CMOS）上是一個解決方式，三五族材料本身具備有很高的電子遷移率特性、寬能隙與直接能隙。然而矽也有許多優點相較於三五族材料，例如大面積的整合、高品質二氧化矽絕緣層與較高的熱導性等。在未來小於35奈米世代元件研究方向，異質磊晶材料整合將是重要趨勢，磊晶結構設計與成長將是未來半導體研究上極為關鍵的一環。本計劃之主要目的，即在矽基板上，成長高速之三五族磊晶結構，在本研究中將透過矽鍺變質緩衝層，成長三五族材料於矽基板上。本實驗室在此方面研究已經有相當的基礎，利用鍺/矽鍺變質緩衝層結構可以解決矽與砷化鎵的熱膨脹與晶格差異，因此可在此緩衝層上，成長以砷化鎵或磷化銦為主的三五族量子井元件的結構，此類成長於矽基板上之三五族高速元件，將可應用於未來低功率高速邏輯線路上。本計劃將利用超高真空化學氣相沈積法成長矽鍺變質層，而以分子束磊晶法或MOCVD成長三五族高遷移率通道結構。三五族元件結構，將包含InGaAs，InAs為通道的高速元件，新穎的矽基板及緩衝層設計，結合三五族超高速量子井元件結構設計，極適合用於下世代低功率邏輯線路元件技術的應用。
整合三五族超高電子遷移率量子電晶體結構於矽基板之研究
(2008)
張翼
;
CHANG EDWARD YI
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國立交通大學材料科學與工程學系(所)
最近美國Intel公司，積極從事III-V/Si整合的研究，因此三五族材料異質介面成長於矽基板上，再度成為半導體矚目的焦點，因為它整合矽與三五族元件的製程平台，矽電晶體之物理閘極線寬在目前90奈米世代，下階段約為50奈米世代，預計於2011年，電晶體的尺度約為10奈米，為了能夠延伸莫爾定律，整合化合物半導體材料於矽的互補式金氧半場效電晶體元件（CMOS）上是一個解決方式，三五族材料本身具備有很高的電子遷移率特性、寬能隙與直接能隙。然而矽也有許多優點相較於三五族材料，例如大面積的整合、高品質二氧化矽絕緣層與較高的熱導性等。在未來小於35奈米世代元件研究方向，異質磊晶材料整合將是重要趨勢，磊晶結構設計與成長將是未來半導體研究上極為關鍵的一環。本計劃之主要目的，即在矽基板上，成長高速之三五族磊晶結構，在本研究中將透過矽鍺變質緩衝層，成長三五族材料於矽基板上。本實驗室在此方面研究已經有相當的基礎，利用鍺/矽鍺變質緩衝層結構可以解決矽與砷化鎵的熱膨脹與晶格差異，因此可在此緩衝層上，成長以砷化鎵或磷化銦為主的三五族量子井元件的結構，此類成長於矽基板上之三五族高速元件，將可應用於未來低功率高速邏輯線路上。本計劃將利用超高真空化學氣相沈積法成長矽鍺變質層，而以分子束磊晶法或MOCVD成長三五族高遷移率通道結構。三五族元件結構，將包含InGaAs，InAs為通道的高速元件，新穎的矽基板及緩衝層設計，結合三五族超高速量子井元件結構設計，極適合用於下世代低功率邏輯線路元件技術的應用。