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內嵌矽奈米點之SONOS記憶體元件
(2008)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系(所)
本計畫以研究多晶矽-氧化層-氮化矽-氧化層-半導體記憶體元件為主要方向，第一部分為記憶體元件、薄膜電晶體、合金金屬矽化物及矽奈米線電晶體之整合型研究，利用合金金屬矽化物的技術去製造具高性能且高可靠度之二位元多晶矽薄膜電晶體非揮發記憶體。此外，我們也將設法建立新式、簡單之新穎矽奈米線薄膜電晶體，並針對此矽奈米線薄膜電晶體作特性及可靠度的分析。第二部分則是研究如何製作矽奈米點嵌入氮化矽絕緣層中之記憶體元件，根據我們先前的研究可以發現矽奈米點成長在氮化矽上的密度將會大於成長在二氧化矽上，因此，我們可以利用較高密度的矽奈米點製作出高密度的記憶體元件。之後我們將改變矽奈米點存在於氮化矽的位置，並討論不同的矽奈米點位置如何影響記憶體元件的特性。此外，我們將研究以高介電材料來當元件的阻擋氧化層以及功函數較高的金屬搭配矽奈米點記憶體元件的特性，我們相信高介電材料的阻擋氧化層以及功函數高的金屬可以有效克服記憶體抹除飽和的問題。第三部分則是針對選擇性隱藏式閘極記憶體作一研究與探討，我們將嘗試以動態臨限電壓操作法的寫入方式應用於隱藏性選擇式閘極結構的記憶體元件，估計此操作方式可以有效地降低元件的操作電壓同時也提升元件的寫入效能，使本計劃中的元件可以達到高效能且符合低功率消耗的未來趨勢；另外也將針對動態臨限電壓操作法做一些模擬的探討以釐清其寫入機制。而我們也會討探討NAND 型記憶體陣列結構在多位元操作模式下之各項特性與可靠度，最後將會同時研究NAND 型與NOR 型選擇性隱藏式閘極記憶體陣列結構在每單元胞儲存二位元中對第二位元讀取效應。
內嵌矽奈米點之SONOS記憶體元件
(2009)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系(所)
本計畫以研究多晶矽-氧化層-氮化矽-氧化層-半導體記憶體元件為主要方向，第一部分為記憶體元件、薄膜電晶體、合金金屬矽化物及矽奈米線電晶體之整合型研究，利用合金金屬矽化物的技術去製造具高性能且高可靠度之二位元多晶矽薄膜電晶體非揮發記憶體。此外，我們也將設法建立新式、簡單之新穎矽奈米線薄膜電晶體，並針對此矽奈米線薄膜電晶體作特性及可靠度的分析。第二部分則是研究如何製作矽奈米點嵌入氮化矽絕緣層中之記憶體元件，根據我們先前的研究可以發現矽奈米點成長在氮化矽上的密度將會大於成長在二氧化矽上，因此，我們可以利用較高密度的矽奈米點製作出高密度的記憶體元件。之後我們將改變矽奈米點存在於氮化矽的位置，並討論不同的矽奈米點位置如何影響記憶體元件的特性。此外，我們將研究以高介電材料來當元件的阻擋氧化層以及功函數較高的金屬搭配矽奈米點記憶體元件的特性，我們相信高介電材料的阻擋氧化層以及功函數高的金屬可以有效克服記憶體抹除飽和的問題。第三部分則是針對選擇性隱藏式閘極記憶體作一研究與探討，我們將嘗試以動態臨限電壓操作法的寫入方式應用於隱藏性選擇式閘極結構的記憶體元件，估計此操作方式可以有效地降低元件的操作電壓同時也提升元件的寫入效能，使本計劃中的元件可以達到高效能且符合低功率消耗的未來趨勢；另外也將針對動態臨限電壓操作法做一些模擬的探討以釐清其寫入機制。而我們也會討探討NAND 型記憶體陣列結構在多位元操作模式下之各項特性與可靠度，最後將會同時研究NAND 型與NOR 型選擇性隱藏式閘極記憶體陣列結構在每單元胞儲存二位元中對第二位元讀取效應。
內嵌矽奈米點之SONOS記憶體元件
(2010)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
本計畫以研究多晶矽-氧化層-氮化矽-氧化層-半導體記憶體元件為主要方向，第一部分為記憶體元件、薄膜電晶體、合金金屬矽化物及矽奈米線電晶體之整合型研究，利用合金金屬矽化物的技術去製造具高性能且高可靠度之二位元多晶矽薄膜電晶體非揮發記憶體。此外，我們也將設法建立新式、簡單之新穎矽奈米線薄膜電晶體，並針對此矽奈米線薄膜電晶體作特性及可靠度的分析。第二部分則是研究如何製作矽奈米點嵌入氮化矽絕緣層中之記憶體元件，根據我們先前的研究可以發現矽奈米點成長在氮化矽上的密度將會大於成長在二氧化矽上，因此，我們可以利用較高密度的矽奈米點製作出高密度的記憶體元件。之後我們將改變矽奈米點存在於氮化矽的位置，並討論不同的矽奈米點位置如何影響記憶體元件的特性。此外，我們將研究以高介電材料來當元件的阻擋氧化層以及功函數較高的金屬搭配矽奈米點記憶體元件的特性，我們相信高介電材料的阻擋氧化層以及功函數高的金屬可以有效克服記憶體抹除飽和的問題。第三部分則是針對選擇性隱藏式閘極記憶體作一研究與探討，我們將嘗試以動態臨限電壓操作法的寫入方式應用於隱藏性選擇式閘極結構的記憶體元件，估計此操作方式可以有效地降低元件的操作電壓同時也提升元件的寫入效能，使本計劃中的元件可以達到高效能且符合低功率消耗的未來趨勢；另外也將針對動態臨限電壓操作法做一些模擬的探討以釐清其寫入機制。而我們也會討探討NAND 型記憶體陣列結構在多位元操作模式下之各項特性與可靠度，最後將會同時研究NAND 型與NOR 型選擇性隱藏式閘極記憶體陣列結構在每單元胞儲存二位元中對第二位元讀取效應。
應用於三維積體電路與系統面板之新穎奈米電子元件開發
(2015)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
應用於三維積體電路與系統面板之新穎奈米電子元件開發
(2014)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
應用於三維積體電路與系統面板之新穎奈米電子元件開發
(2016)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
應用於三維結構電路整合之薄膜電晶體
(2012)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
我們成功製造出第一部份所提出的高效能垂直通道多晶矽薄膜電晶體；利用雙閘極和無接面等技術期望製作出可媲美單晶矽元件特性的薄膜電晶體，並仔細探討其電特性。研究中我們不但發現通道層厚度對於此類元件的載子傳輸是一項極為關鍵的參數，更應用鎳矽化物技術以進一步降低串聯電阻而使汲極電流獲得提昇與改善。在變溫的的量測中則可以發現隨著溫度增加，有臨界電壓下降、次臨界擺幅倒塌、導通電流增加等現象發生；產生這些現象的原因將於此研究中被仔細探討。
應用於三維結構電路整合之薄膜電晶體
(2013)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
我們成功製造出第一部份所提出的高效能垂直通道多晶矽薄膜電晶體；利用雙閘極和無接面等技術期望製作出可媲美單晶矽元件特性的薄膜電晶體，並仔細探討其電特性。研究中我們不但發現通道層厚度對於此類元件的載子傳輸是一項極為關鍵的參數，更應用鎳矽化物技術以進一步降低串聯電阻而使汲極電流獲得提昇與改善。在變溫的的量測中則可以發現隨著溫度增加，有臨界電壓下降、次臨界擺幅倒塌、導通電流增加等現象發生；產生這些現象的原因將於此研究中被仔細探討。
應用於三維結構電路整合之薄膜電晶體
(2011)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系（所）
我們成功製造出第一部份所提出的高效能垂直通道多晶矽薄膜電晶體；利用雙閘極和無接面等技術期望製作出可媲美單晶矽元件特性的薄膜電晶體，並仔細探討其電特性。研究中我們不但發現通道層厚度對於此類元件的載子傳輸是一項極為關鍵的參數，更應用鎳矽化物技術以進一步降低串聯電阻而使汲極電流獲得提昇與改善。在變溫的的量測中則可以發現隨著溫度增加，有臨界電壓下降、次臨界擺幅倒塌、導通電流增加等現象發生；產生這些現象的原因將於此研究中被仔細探討。
新型65奈米具32奈米通道長度之全空乏絕緣層上矽元件
(2006)
趙天生
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CHAO TIEN-SHENG
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交通大學電子物理系
在本計畫中，我們將廣泛地研究在65 奈米世代(通道長度32 奈米)製程下的全空乏絕緣層上矽元件，其源極/汲極延展區相對於閘極邊緣的偏移量以及使用高介電常數介電質之閘極間隙壁對於元件操作特性的影響。首先，我們先研究在短通道元件中，不同的閘極絕緣層厚度之邊際電場效應的影響。再來，我們將使用高介電常數介電質在閘極間隙壁上，以增強元件之邊際電場來改善元件之驅動電流。最後，我們將提出利用源極/汲極延展區偏移遠離其閘極邊緣，可大幅度地降低元件待機漏電流。我們可以預期到，當元件之源極/汲極延展區偏移遠離其閘極邊緣時，將額外提供一載子電位障礙在此源極/汲極延展偏移區中，可明顯地降低元件漏電流以減低在待機時的功率損耗。然而，利用此法同時地也犧牲了元件的驅動電流。為了克服此項缺點，高介電常數介電質之閘極間隙壁可被用來增強邊際垂直電場以提升元件通道兩側之跨壓和降低串聯電阻效應。最終，一個同時具有極低漏電流和保持高元件驅動電流之奈米尺寸大小的新穎全空乏絕緣層上矽元件可被設計出來。此法提供了一可行的方法使得待機低漏電流以及保持高驅動電流可同時達成。此架構對於65 奈米世代(通道長度32 奈米)或更新世代的電晶體元件而言是一相當有可行的技術。
氣化氫氟酸在奈米金氧半電晶體之應用及其設備之開發(II)
(2006)
趙天生
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CHAO TIEN-SHENG
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交通大學電子物理系
氣化氫氟酸在奈米金氧半電晶體之應用及其設備之開發(III)
(2007)
趙天生
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CHAO TIEN-SHENG
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國立交通大學電子物理學系(所)