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Browsing by Author "CHEN CHENG"

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    可延伸多處理機系統架構設計之研究－總計畫(II)
    (1997)
    陳正
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    CHEN CHENG
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    交通大學資訊工程研究所
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    可延伸性多處理機系統架構設計之研究---子計畫II：平行編譯技術及其環境之探討
    (1996)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程研究所
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    可延伸性多處理機系統架構設計之研究---子計畫一：可延伸性多處理機架構模擬評估環境之研製及相關平行化編譯技術之探討(III)
    (1998)
    陳正
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    CHEN CHENG
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    交通大學資訊工程系
    主要的研究項目包括﹕(1) 整體模擬評估雛型之完成﹐(2)對於XMP分裂式匯流排及群組方式在叢集架構的應用作一整體之考量﹐(3) 同步機制之實現在叢集架構中的特殊考量﹐(4)與其它各子計劃之鍵結，並進行各項測試評估工作﹐(5)完成叢集 MP架構的規格建議。
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    可延伸性多處理機系統架構設計之研究---總計畫(I)
    (1996)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系
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    可延伸性多處理機系統架構設計之研究---總計畫(III)
    (1998)
    陳正
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    CHEN CHENG
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    交通大學資訊工程系
    本計劃是國科會支助之『可延伸性多處理機系統架構設計之研究』的第三年計畫。本計劃之提出﹐一方面是延續以往由國科會支助之『高性能多處理機系統設計環境之研製』之成果與經驗﹐做更前瞻性之統統設計評估之探討﹔另一方面則配合交大重點中心主重點規劃下之需求及研究方向。我們初步的規劃方案中﹐以三年為期研製一套以XMP系統為platform之高性能可延伸性多處理機系統架構模擬評估環境﹐並據以分析評估提出具體之系統架構之重要規格﹐以提供未來研究單位及業做進一步研製之參考。欲達此整體目﹐標我們規劃了相關的子系統部份﹐包括系統架構﹐平行編譯技術﹐平行作業系統及輸出入子系統﹐以及效益測量技術等
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    在即時系統中探討具有容錯能力的動態工作排程法
    (2003)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系
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    在叢集式多處理機架構中有關提昇記憶體效能方法之研究
    (2000)
    陳正
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    CHEN CHENG
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    交通大學資訊工程系
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    在多重資料記憶體模組DSP架構下變數分割與指令排程方法之探討
    (2004)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系
    在以往數年中，我們已在國科會的資助下，針對多處理機系統及平行編譯技術二個 方面，做過較棎入的的研究，也探討過單一和多重數位訊號處理器上的指令排程法，系 統晶片架構上的靜態工作排程法，以及即時多處理機系統中具有容錯能力的動態工作排 程法。有鑑於目前在數位訊號處理器的設計領域中，為了開發潛在的記憶體頻?，提出 了包含多個資料記憶體模組的新架構，因此在本計畫中，我們將根據以往的研究經驗， 針對這種新提出的架構，探討及設計變數分割及指令排程的方法，並研製相關的模擬評 估環境。 本計畫主要提出的項目大致可分為二個方向：1. 設計指令排程法：在此架構下探討 指令排程法有二個重點，首先是定義變數分割儲存在各資料記憶體模組的機制，其次為 同時排程運算和記憶體存取指令。目前的RSVR 排程法效能不錯但在效率上仍有改善空 間，主要原因我們認為是其使用的變數分割機制不佳；因此我們定義新的變數分割機制 並設計對應的指令排程法，針對RSVR 的不足之處來做改善。另外我們也將結合 Unimodular Transformations 技術改變迴圈元素的執行順序，進一步提升我們提出方法的 效能。2. 研製相關模擬評估環境：在本計畫中我們會推導數學公式計算整體所需執行時 間，用來評估各種指令排程法的效能；但是為了縮短評估所需的時間，我們也計畫研製 相關的模擬評估環境，讓評估過程更加順利。 本計畫完成後將提供一套維謢容易且延伸性很高的模擬評估環境，並針對多重資料 記憶體模組的DSP 架構做指令排程的深入探討，以提供此方面在教學研究上一個不錯 的平台，可供業界此方面之轉移參考。
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    平行編譯環境中利用切割技術來最大化不規則相依迴圈平行度方法之探討
    (2000)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程研究所
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    平行編譯環境中有關不規則相依迴圈平行化方法之探討
    (1999)
    陳正
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    CHEN CHENG
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    交通大學資訊工程系
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    針對多重數位訊號處理機 (DSP) 指令平行化方法之探討及其模擬評估環境之研製
    (2001)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系
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    針對多重資料記憶體模組DSP架構探討指令排程法
    (2005)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系(所)
    在以往數年中，我們已在國科會的資助下，深入研究過多處理機系統及平行編譯技術二 個領域，最近則針對數位訊號處理器架構，尤其是包含多重資料記憶體模組及異質性暫存器 集合者，探討高效能指令排程法。有鑑於多媒體通訊的蓬勃發展，數位訊號處理器的需求與 日俱增，但影響其效能甚鉅的相關編譯技術，功能卻往往不如預期。因此在本計畫中，我們 將根據以往的研究經驗，持續針對不規則性頗高的數位訊號處理器架構，探討及設計完整的 指令排程法。 首先我們將數位訊號處理器架構的編譯過程分成五個步驟：umcompacted code generation、code compaction、variable partition、register assignment 及memory offset assignment。 而本計畫對編譯技術的探討可分為二大方向，分別設計涵蓋前四個步驟的指令排程法，以及 針對第五個步驟的變數儲存方法。在第一個方向中，我們會先根據特定DSP架構的特性開發 指令排程法雛型，再逐步將其延伸為適用於類似架構的通用演算法，並加入低功率消耗排程 議題的考量。至於第二個方向，我們預計設計二種變數儲存的方式，分析它們的優缺點及適 用性，最後嘗試將它們與之前的指令排程法結合，形成涵蓋全部五個編譯步驟的完整演算法。 另外在之前的相關研究計畫中，我們已提出數學模組可用來初步評估新方法，若是時間允許， 也會實作相關模擬評估環境，將新方法做完整的測試評估。
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    針對數位訊號處理器架構探討低功率消耗及降低程式儲存容量之指令排程法
    (2006)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程學系(所)
    在以往數年中，我們已在國科會的資助下，深入研究過多處理機系統及平行 編譯技術二個領域，最近則針對數位訊號處理器架構，尤其是包含多重資料記憶 體模組及異質性暫存器集合者，探討高效能指令排程法縮短執行時間。自從可攜 帶型電子裝置逐漸普及之後，關於低功率消耗和降低程式儲存容量二個研究議題 也格外受到重視。有鑑於多媒體通訊的蓬勃發展，數位訊號處理器的需求與日俱 增，但影響其效能甚鉅的相關編譯技術，功能卻往往不如預期。因此在本計畫中， 我們將根據以往的研究經驗，持續針對不規則性頗高的數位訊號處理器架構，探 討及設計完整的指令排程法，同時以縮短執行時間、低功率消耗及降低程式儲存 容量為目標。 根據相關研究，數位訊號處理器架構的編譯過程可分成五個步驟： uncompacted code generation、code compaction、memory bank assignment、register assignment及storage assignment。之前我們已經提出一個涵蓋前四個步驟的指令 排程法，可以有效縮短執行時間，在本計畫中我們將對其做延伸，加入低功率消 耗及降低程式儲存容量二個排程議題的考慮。本計畫主要提出的項目大致可分為 二個方向：1) 設計低功率消耗指令排程法：使用編譯技術降低功率消耗有多種 方式，我們從中挑選operand reutilization 機制與之前提出的排程法整合，藉由令 相鄰運算中其中一個運算元維持不變的方式，達到低功率消耗的目的。另外也將 利用retiming技術開發出原本隱藏在迴圈之中的operand reutilization，進一步降 低消耗的功率。2) 設計storage assignment演算法：由於DSP 架構僅提供較簡單 的定址模式，必須妥善規劃變數在記憶體中的儲存順序並配合位址暫存器的使 用，才能減少位址計算指令的產生，間接降低程式儲存容量。我們之前提出的指 令排程法並未考慮storage assignment 問題，在本計畫中將針對這個步驟設計演 算法，以彌補之前研究不足的部分。除了以上排程法的設計，在之前的相關研究 計畫中，我們已制定數學模組可用來初步評估新方法，若是時間允許，也會實作 相關模擬評估環境，將新方法做完整的測試評估。
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    針對系統晶片 (SoC) 架構工作排程方法之探討及其模擬評估環境之研製
    (2002)
    陳正
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    CHEN CHENG
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    交通大學資訊工程系
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    高性能多元處理系統設計環境之研製
    (1993)
    陳正
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    CHEN CHENG
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    交通大學資訊工程研究所
    電腦系統的發展可說一日千里,日新月異.而它 的設計技術也愈顯得重要.因之,如何提升電腦技 術的設計水準乃成為目前此方面的重要課題.本 計畫的提出,針對此一發展趨勢,擬分三年設計探 討建立一個提供高性能多元處理系統之設計環境 .此一多元處理系統在構想中每一處理機均具有 超純量之高效能之特性.為達此一目的,我們將從 三方面來設計建立此一環境.第一為系統架構的 設計與模擬評估環境.它的主要內容包括:單一處 理機之功能層面(Function-level)的模擬與評估,追蹤 導向模擬器(Trace-driven simulator)之建立以及記憶體 中有關快取記憶(Code Memory)方式以及分享式記憶 模式(Shared-memoryModel)之模擬與評估.再加以各處 理機內連接網路之模擬環境之建立等.其次為平 行編譯環境之設計與建立,其中主要探討設計之 重點包括平行化之分析,排序方法之探討,迴路展 開與軟體導管(Software Pipelining)之技術等.並擬使 我們的編譯環境具有多功能與Retargetable之特性. 故在發展過程中,我們將設法使每一種重要之技 巧,方法均能模組化,以達到可擴充且易於評估比 較之特點.另外,我們為了使此一環境完整,擬以“MACH”作業系統為對象,做深入的研究.針對其中若 干重要的平行管理Mechanisms加以探討,並設法建立 若干工具以方便結合前述二項之環境,在一完整 軟體系統環境下可提供系統設計者測試,分析,評 估的基地.有關計畫中各項目之方法,步驟以及預 期成果效益,將在各項本文中詳述之.
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    高性能多元處理系統設計環境之研製(III)
    (1995)
    陳正
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    CHEN CHENG
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    國立交通大學資訊工程研究所