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    ESD PROTECTION STRUCTURE FOR 3D IC
    (2012-06-21)
    Chen Kuan-Neng
    ;
    Lai Ming-Fang
    ;
    Chen Hung-Ming
    An electrostatic discharge (ESD) protection structure for a 3D IC is provided. The ESD protection structure includes a first active layer, a through-silicon via (TSV) device and a second active layer. The TSV is disposed in the first active layer, and the second active layer is stacked with the first active layer. The second active layer includes a substrate and an ESD protection device, wherein the ESD protection device having a doping area embedded in the substrate, and the ESD protection device electrically connects the TSV device.
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    Integrated circuit device
    (2014-02-18)
    Chen Kuan-Neng
    ;
    Lai Ming-Fang
    ;
    Chen Hung-Ming
    An integrated circuit device includes: a first chip including a first substrate and a main circuit formed on said first chip; a second chip stacked on the first substrate and including a second substrate that is independent from the first substrate, and a protective circuit for protecting the main circuit; and a conductive channel unit extending from the protective circuit and electrically connected to the main circuit.
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    Integrated Circuit Device
    (2013-07-04)
    Chen Kuan-Neng
    ;
    Lai Ming-Fang
    ;
    Chen Hung-Ming
    An integrated circuit device includes: a first chip including a first substrate and a main circuit formed on said first chip; a second chip stacked on the first substrate and including a second substrate that is independent from the first substrate, and a protective circuit for protecting the main circuit; and a conductive channel unit extending from the protective circuit and electrically connected to the main circuit.
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    Pin-out designation method for package-board codesign
    (2012-10-30)
    Lee Ren-Jie
    ;
    Chen Hung-Ming
    A pin out designation method for package board codesign has steps of defining pin characteristics and requirements, generating multiple pin patterns, pin blocks construction and grouping and pin blocks floorplanning. Designers may use an EDA tool to generate multiple pin patterns and may use the pin patterns to construct multiple pin blocks, to group the pin blocks around four sides of a chip and to adjust the pin blocks into a minimized package size of the chip.
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    THREE-DIMENSIONAL INTEGRATED CIRCUIT
    (2014-06-26)
    Tan An-Nan
    ;
    Chen Hung-Ming
    ;
    Chen Kuan-Neng
    A three-dimensional integrated circuit, including a first adhesive bonding layer, a first chip, a second chip, and an inter-stratum thermal pad, is provided. The first adhesive bonding layer has a first surface and a second surface opposite to each other. The first chip is disposed on the first surface of the first adhesive bonding layer. The first chip includes a hot zone. The second chip is disposed on the second surface of the first adhesive bonding layer. The inter-stratum thermal pad is embedded in the first adhesive bonding layer and faces to the hot zone.
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    Three-dimensional integrated circuit
    (2014-11-18)
    Tan An-Nan
    ;
    Chen Hung-Ming
    A three-dimensional integrated circuit, including a first adhesive bonding layer, a first chip, a second chip, and an inter-stratum thermal pad, is provided. The first adhesive bonding layer has a first surface and a second surface opposite to each other. The first chip is disposed on the first surface of the first adhesive bonding layer. The first chip includes a hot zone. The second chip is disposed on the second surface of the first adhesive bonding layer. The inter-stratum thermal pad is embedded in the first adhesive bonding layer and faces to the hot zone.
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    ㄧ個全新的晶片-封裝-印刷電路板共同設計與共同最佳化方法
    (2009)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系及電子研究所
    因為現今的產品中SoC 與SiP 的設計需求有遽增的趨勢，因而快速的提高了晶片、封裝 與印刷電路板(PCB)的設計困難度。為了應付更多數量的輸出入接腳(I/O pin)、更高速的訊號 以及更密集的晶片密度等問題，IC 設計工程師常使用覆晶封裝(flip-chip package)的方式來取 代一般打線封裝(wire-bond package)設計。然而，傳統的覆晶封裝—印刷電路板共同設計 (package-board codesign)以手動方式安排接腳位置，不但耗時、效率低而且必須完全仰賴工 程師的經驗。本計劃即提出一個可以自動安排封裝接腳位置與最佳化封裝尺寸的設計流程。 此計劃共分成三個部份﹕首先，我們將建立一組可以同時考慮訊號完整性(Signal integrity)、電源供應(Power delivery)與可繞線率(Routability)的訊號—接腳樣板(Signal-pin pattern)，利用這些樣板建構訊號—接腳區塊(Signal-pin block)，最後再以一區塊擺置演算法 (Block floorplanning algorithm)完成最後的接腳位置圖並且達到最小的封裝尺寸。第二部份， 我們將試著應用IC 內部區塊擺置(Floorplanning)的方法來安排訊號—接腳區塊已達到晶片效 能與成本的最佳化，例如使用『範圍限制(Range constraint)』與『模擬退火技術(Simulated annealing technique)』。最後，我們會建立一組IC、封裝與印刷電路板模型(Model)，並且提 出一個完整的晶片—封裝—印刷電路板共同設計流程(Chip-package-board codesign flow)，在 此設計流程中得以共同模擬(Co-simulation)與共同最佳化(Co-optimization)。
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    ㄧ個全新的晶片-封裝-印刷電路板共同設計與共同最佳化方法
    (2008)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系及電子研究所
    因為現今的產品中SoC 與SiP 的設計需求有遽增的趨勢，因而快速的提高了晶片、封裝 與印刷電路板(PCB)的設計困難度。為了應付更多數量的輸出入接腳(I/O pin)、更高速的訊號 以及更密集的晶片密度等問題，IC 設計工程師常使用覆晶封裝(flip-chip package)的方式來取 代一般打線封裝(wire-bond package)設計。然而，傳統的覆晶封裝—印刷電路板共同設計 (package-board codesign)以手動方式安排接腳位置，不但耗時、效率低而且必須完全仰賴工 程師的經驗。本計劃即提出一個可以自動安排封裝接腳位置與最佳化封裝尺寸的設計流程。 此計劃共分成三個部份﹕首先，我們將建立一組可以同時考慮訊號完整性(Signal integrity)、電源供應(Power delivery)與可繞線率(Routability)的訊號—接腳樣板(Signal-pin pattern)，利用這些樣板建構訊號—接腳區塊(Signal-pin block)，最後再以一區塊擺置演算法 (Block floorplanning algorithm)完成最後的接腳位置圖並且達到最小的封裝尺寸。第二部份， 我們將試著應用IC 內部區塊擺置(Floorplanning)的方法來安排訊號—接腳區塊已達到晶片效 能與成本的最佳化，例如使用『範圍限制(Range constraint)』與『模擬退火技術(Simulated annealing technique)』。最後，我們會建立一組IC、封裝與印刷電路板模型(Model)，並且提 出一個完整的晶片—封裝—印刷電路板共同設計流程(Chip-package-board codesign flow)，在 此設計流程中得以共同模擬(Co-simulation)與共同最佳化(Co-optimization)。
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    ㄧ個全新的晶片-封裝-印刷電路板共同設計與共同最佳化方法
    (2010)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系及電子研究所
    因為現今的產品中SoC 與SiP 的設計需求有遽增的趨勢，因而快速的提高了晶片、封裝 與印刷電路板(PCB)的設計困難度。為了應付更多數量的輸出入接腳(I/O pin)、更高速的訊號 以及更密集的晶片密度等問題，IC 設計工程師常使用覆晶封裝(flip-chip package)的方式來取 代一般打線封裝(wire-bond package)設計。然而，傳統的覆晶封裝—印刷電路板共同設計 (package-board codesign)以手動方式安排接腳位置，不但耗時、效率低而且必須完全仰賴工 程師的經驗。本計劃即提出一個可以自動安排封裝接腳位置與最佳化封裝尺寸的設計流程。 此計劃共分成三個部份﹕首先，我們將建立一組可以同時考慮訊號完整性(Signal integrity)、電源供應(Power delivery)與可繞線率(Routability)的訊號—接腳樣板(Signal-pin pattern)，利用這些樣板建構訊號—接腳區塊(Signal-pin block)，最後再以一區塊擺置演算法 (Block floorplanning algorithm)完成最後的接腳位置圖並且達到最小的封裝尺寸。第二部份， 我們將試著應用IC 內部區塊擺置(Floorplanning)的方法來安排訊號—接腳區塊已達到晶片效 能與成本的最佳化，例如使用『範圍限制(Range constraint)』與『模擬退火技術(Simulated annealing technique)』。最後，我們會建立一組IC、封裝與印刷電路板模型(Model)，並且提 出一個完整的晶片—封裝—印刷電路板共同設計流程(Chip-package-board codesign flow)，在 此設計流程中得以共同模擬(Co-simulation)與共同最佳化(Co-optimization)。
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    低功率系統之設計及自動化---子計畫VII：積極低功率最佳化下之平面規劃(I)
    (2003)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系
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    低功率系統之設計及自動化-子計畫七：積極低功率最佳化下之平面規劃(II)
    (2004)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    交通大學電子工程系
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    低功率系統之設計及自動化-子計畫七：積極低功率最佳化下之平面規劃(III)
    (2005)
    陳宏明
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    Chen Hung-Ming
    ;
    交通大學電子工程系
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    先進製程技術之設計與可靠度提昇研究---子計畫三：在後佈局與測試設計所使用之良率改善技術研究(II)
    (2007)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系及電子研究所
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    先進製程技術之設計與可靠度提昇研究---子計畫三：在後佈局與測試設計所使用之良率改善技術研究(III)
    (2008)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    國立交通大學電子工程學系及電子研究所
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    先進製程技術之設計與可靠度提昇研究---總計畫(I)
    (2006)
    陳宏明
    ;
    Chen Hung-Ming
    ;
    交通大學電子工程系