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Browsing by Author "Chen Tien-Fu"

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    Criti-core---超越多核心之高可靠度晶片系統平台技術開發---總計畫(II)
    (2010)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    GreenArmy：綠色微雲伺服系統晶片平台技術-子計畫二：綠色微雲伺服系統晶片之新興記憶體與儲存架構( I )
    (2011)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
    雖然增加單一晶片中的核心數是未來的趨勢，但其成長的速度會遇到瓶頸，其原因在於晶片外溝通的頻寬成長的速度遠小於晶片內核心成長。另外，傳統的快取(cache)架構設計會產生不必要的能量消耗和限制效能表現。因此，許多關於記憶體系統以及晶片內溝通的研究想要解決以上問題。此篇論文中，我們提出階層性的快取分享概念，以達到覆載平衡(load-balance)和有效的溝通機制。藉由超低延遲環型晶片網路(Single-Cycle Ring)提供延遲及能量的減少，我們提出一個稱為Snoop2的無一致性快取記憶體系統並用在第一層快取上，以達到第一層快取分享的目的。Snoop2無一致性快取記憶體系統的目的在於提供有效的最佳化方法，讓核心使用最大的快取使用量，除此之外，提供一個有效率的快取資料搜尋策略。另外，我們也針對Snoop2無一致性快取記憶體系統的幾個實現上可能的問題提出探討和解決方法。最後，實驗結果呈現出Snoop2無一致性快取記憶體系統在減少晶片外的頻寬和快取失誤的比率能有不錯的表現。本子計畫的另一主題為可重組架構網路晶片系統架構，為了達到應用程式個別最佳化的目標提出了可重組架構網路晶片系統架構，並採用了分段式環狀結構的技術。我們提出的架構可以根據不同應用程式的需求去動態的做到拓樸學的客製化。而本架構最主要的目的是藉由拓樸學的重組去節省功率消耗和傳輸延遲。而架構的重組是讓應用程式在執行時，透過線路切換的電路設計去達到此目標。並且保留了原有網路晶片的連接性，以便下次重組。與傳統的架構相比較下，本子計畫所提出的架構可以有效的改善功率消耗和傳輸延遲。
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    GreenArmy：綠色微雲伺服系統晶片平台技術-總計畫( I )
    (2011)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
    此計畫基於螞蟻雄兵的概念，以大量嵌入式處理器取代x86伺服器，提供大量計算能力，形成晶片微雲伺服器。本計畫規劃建構一個整合超越超多核心系統設計的綠色微雲伺服系統晶片架構、系統軟體與節能電路的前瞻SoC整合技術，亦即是在著重於大規模的晶片系統伺服器架構。並結合醫療電子、綠能電子、或車用電子等應用領域。此『GreenArmy : 綠色微雲伺服系統晶片平台技術』研究目標包括：I. 超越多核心架構與先進記憶體架構技術：發展下世代高度擴放性架構以及可調整分割的NOC，並建立多核心ESL平台。此外與旺宏電子合作利用變相化記憶體全力發展支援省電之晶片系統伺服器。II. 發展電源與散熱管理系統：關鍵在於發展適用於晶片系統伺服器之處理器運算虛擬化與記憶體虛擬化技術、平行化系統與工具以及軟體層電源與散熱最佳化管理。III. 開發前瞻電路技術：提供前瞻處理器溫感電路與電源管理設計技術，並開發前瞻NOC路由器技術整合記憶體與NOC。最後利用CIC Morpack SiP技術做到多顆晶片之3D堆疊整合。IV. 跨領域系統應用軟體：結合具有醫學資訊之軟體應用背景老師，與生醫資訊專長教授醫生合作，嘗試跨領域整合，將最複雜計算生理訊號分析(應用於及時診斷)逐步移植本計畫所設定之晶片系統。
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    一項新的記憶體結構的評估技術之發展與研究
    (1994)
    陳添福
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    Chen Tien-Fu
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    國立中正大學資訊工程研究所
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    低電壓及抗變異設計之關鍵技術---子計畫一：抗變異可調適之處理器架構設計與其系統環境建置
    (2010)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    低電壓及抗變異設計之關鍵技術-子計畫一：抗變異可調適之處理器架構設計與其系統環境建置
    (2011)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    可超寬調壓之智慧視覺處理晶片系統平台---子計畫一：適用於智慧視覺晶片系統之可超寬調壓記憶體系統及虛擬平台設計
    (2015)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
    低電壓的電路設計已是時勢所趨，又因著製程密度的精進，能夠提供低功率消耗的 IC設計技術，必然會在往後的科技產品設計中成為不可或缺的必備功能，然而低電壓 在logic cell或memory cell都產生極大的延遲差異問題。例如90nm的製程電晶體在頻 率上有將近30%的變化性，因此針對timing variation及on-chip reliability問題的解決更 是刻不容緩的任務。另外在嵌入式系統方面，處理器的功率消耗量更為消費者關注，在 電池技術還未一日千里的階段，如何在嵌入式系統中管理及節省電力越來越佔有重要的 地位。 本子計晝將研發於超低電壓環境中之記憶體階層相關技術，主要目標為開發設計(1) 建構UDVS SoC之ESL平台、（2)廣操作電壓的記憶體階層系統、與（3)系統層級超 低電壓記憶體開發平台建置。關鍵功率消耗控制，低成本之微處理器於低電壓之下將有 超低功率之優勢，但位於微處理器内部的快取記憶體無法容忍超低電壓的環境，故結合 一、二項以設計出可容忍超低電壓塊取記憶體，其稱為廣操作電壓的記憶體架構，預期 於低電壓環境下可達抗變異之效，且亦增進處理器效能。同時我們將建構超低電壓記憶 體系統開發與評估環境，加速系統開發流程，充分支援總計晝低電壓處理器系統之整體 系統開發。
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    結合非揮發性之多核心系統與記憶體架構
    (2016)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    結合非揮發性之多核心系統與記憶體架構
    (2015)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    結合非揮發性之多核心系統與記憶體架構
    (2014)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
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    超低電壓iVP之記憶體系統與智慧處理器管線設計(I)
    (2012)
    陳添福
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    Chen Tien-Fu
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    國立交通大學資訊工程學系（所）
    低電壓的電路設計已是時勢所趨，又因製程密度的精進，低功率消耗的 IC 設計技術，必然會在往後的科技產品設計中成為不可或缺的必備功能， 然而低電壓不僅在logic cell 產生極大的延遲差異也使memory cell 的可靠度 降低。例如90nm 的製程電晶體在頻率上有將近30%的變化性，處理器及 memory system 又是SoC 設計最重要的關鍵，因此針對超低電壓SoC 之 timing variation 及memory reliability 問題的解決更是刻不容緩的任務。 本子計畫將研發於超低電壓 Intelligent Visual Perception (iVP) SoC 環境 中之記憶體系統與智慧處理器管線設計相關技術，主要目標為利用子計畫 四所提出各項低電壓SRAM/ROM 等電路技術，開發設計下列研究主題： (1) 發展處理器intelligent pipelining timing control，以達到抗變異性、 (2) 設計廣操作電壓的記憶體階層系統、與 (3) 建置系統層級超低電壓記憶體開發平台。 此子計畫將以修改 Andes N8 CPU core(已取得晶心科技RTL 授權)為主 軸，此調整處理器架構及設計廣操作電壓的記憶體將具有實質產業效益， 智慧管線設計處理器架構，使得低電壓環境下可達抗變異之效，且亦增進 處理器效能。同時我們將建構超低電壓記憶體系統開發與評估環境，加速 系統開發流程，充分支援總計畫低電壓處理器系統之整體系統開發。