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Parameter extraction method for semiconductor device
(2012-08-02)
Guo Jyh-Chyurn
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Yeh Kuo-Liang
A parameter extraction method for semiconductor devices includes: providing a first multi-finger device and a second multi-finger device, wherein the gate-finger numbers between the first and second multi-finger devices are different; performing an open de-embedding, then the high-frequency test apparatus measuring a first intrinsic gate capacitance of the first multi-finger device and a second intrinsic gate capacitance of the second multi-finger device; calculating a slope according to the first and second intrinsic gate capacitances, and the first and second gate-finger numbers; performing a 3D capacitance simulation for computing the poly finger-end fringing capacitances; utilizing a long channel device for measuring the gate capacitance and extracting the intrinsic gate capacitance, then calculating an inversion channel capacitance per unit area; and computing a delta channel width of the semiconductor device, according to the slope, the poly finger-end fringing capacitance, and the inversion channel capacitance per unit area.
Parameter extraction method for semiconductor device
(2014-04-08)
Guo Jyh-Chyurn
;
Yeh Kuo-Liang
A parameter extraction method for semiconductor devices includes: providing a first multi-finger device and a second multi-finger device, wherein the gate-finger numbers between the first and second multi-finger devices are different; performing an open de-embedding, then the high-frequency test apparatus measuring a first intrinsic gate capacitance of the first multi-finger device and a second intrinsic gate capacitance of the second multi-finger device; calculating a slope according to the first and second intrinsic gate capacitances, and the first and second gate-finger numbers; performing a 3D capacitance simulation for computing the poly finger-end fringing capacitances; utilizing a long channel device for measuring the gate capacitance and extracting the intrinsic gate capacitance, then calculating an inversion channel capacitance per unit area; and computing a delta channel width of the semiconductor device, according to the slope, the poly finger-end fringing capacitance, and the inversion channel capacitance per unit area.
低功率系統之設計及自動化---子計畫V：低耗功率CMOS射頻積體電路(I)
(2003)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系
低功率系統之設計及自動化-子計畫五：低耗功率CMOS射頻積體電路(II)
(2004)
郭治群
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Guo Jyh-Chyurn
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交通大學電子工程系
低功率系統之設計及自動化-子計畫五：低耗功率CMOS射頻積體電路(III)
(2005)
郭治群
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Guo Jyh-Chyurn
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交通大學電子工程系
低雜訊與低耗功率之CMOS射頻元件與電路技術
(2003)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系
奈米CMOS之前瞻射頻類比電路設計---子計畫一：奈米CMOS高頻與類比元件模型研發(II)
(2006)
郭治群
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Guo Jyh-Chyurn
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交通大學電子工程系
奈米CMOS之前瞻射頻類比電路設計---子計畫一：奈米CMOS高頻與類比元件模型研發(III)
(2007)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米CMOS之前瞻射頻類比電路設計-子計畫一：奈米CMOS高頻與類比元件模型研發(I)
(2005)
郭治群
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Guo Jyh-Chyurn
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交通大學電子工程系
奈米CMOS 元件速度之精進，其fT 與fmax 已超越100GHz 之目標。但是矽基板能量損耗之問題，不易克服，已成為矽單晶片RF CMOS 電路研發之絆腳石。矽基板能量損耗乃是射頻被動元件品質常數衰退，RF CMOS 元件雜訊，以及矽基板雜訊之來源與主因。因此，矽基板能量損耗物理機制之探討與模型之建立對於RF CMOS 元件與電路之最佳化設計以達低耗功率，低雜訊之目標，乃是一關鍵技術。本計畫針對此一需求，訂立的目標，乃是要開發一套完整而具有物理意義之」矽基板能量損耗模型」並建構於原有的CMOS 元件模型上以改善高頻電路模擬之準確性並確保低耗功率，低雜訊電路設計之成功。本計畫之核心為一簡而完備的元件物理模型，能夠正確地模擬並預測高頻與類比元件之特性，其準確性將以130 奈米與90 奈米製程之主動與被動元件來作驗證，其操作頻率可高達數10GHz。此奈米CMOS 元件模型具備五個主要特點： (1) 矽基板能量損耗模型為電阻、電容與電感之組合以準確預測在寬頻操作下之特性，同時可模擬佈局參數與絕緣技術變異之影響。 (2) 奈米CMOS元件雜訊物理機制之研究與模型之建立─其中主要機制包括汲極電流雜訊與矽基板偶合效應，閘極電阻雜訊與閘/汲極偶合效應。主要模型架構為four region 雜訊模型，包括flicker noise、white noise、substrate coupling noise、gate thermal noise 等。 (3) 閘極電容模型之改善：可正確模擬元件結構與佈局參數對fringing 電容之影響並改善 Non-quasi-static 效應之準確性，此外，surface potential 模型之研究與應用可改善偏壓效應之準確性，對於射頻與類比電路設計與最佳化為關鍵之一。 (4) 核心奈米元件模型─架構於奈米元件物理之理論基礎以正確模擬量子穿隧效應等，藉以預測漏電流產生之功率損耗。 (5)Mobility 模型之改善─應力效應與佈局參數等影響隨著元件微縮至奈米級而日益顯著，對於gm、fT、NF(noise figure)等高頻元件參數有極大影響。本計畫預期達到之成果為(1)建立射頻元件量測、分析、參數粹取與模擬之研究環境與技術。(2)設計新的元件測試鍵並建立佈局的環境與技術能力。(3)建立一套完整的高頻元件模型以正確預測矽基板之能量損耗與雜訊。(4)創新之發明與專利化。(5)新的物理機制與模型建立與國際學術論文之發表。(6)博士班人才之培育以補射頻CMOS 技術領域人才之不足。
奈米CMOS之高性能類比數位混合信號關鍵電路設計技術---子計畫一：奈米CMOS射頻與混合訊號模型研發應用於超低功耗與低雜訊設計
(2008)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米 CMOS 技術之精進已面臨諸多極限問題，如元件線寬之持續微縮，操作電壓之降低，動態範圍，雜訊與功耗等。其中低功耗與低雜訊，乃是元件模型與電路設計領域中最具挑戰性的兩個課題。本計劃擬提出創新的元件與電路操作方法，利用異於傳統之偏壓結構，以解決CMOS 元件臨界電壓與操作電壓之極限問題，並實現低功耗與低雜訊之設計。目標為微瓦級之超低功耗，以應用於無線可穿戴式之生醫檢測系統。此創新之偏壓架構乃以四端元件配合四埠測試結構為基礎，並提出｢動態基極偏壓｣方法為一最佳方案，以兼顧操作功耗與靜止功耗，並有效應用於奈米CMOS 元件與電路設計。再者，四端元件可提供較大之操作自由度，例如可同時施加直流與射頻訊號於各個獨立端點。基於此新穎特性，應用於射頻與混合訊號技術平台，可創造出新的電路架構，以達超低功耗與低雜訊之目標。奈米CMOS 技術應用於射頻與混合訊號電路，雜訊乃是另一重要課題，需考量極低頻至極高頻之特性。極小元件之雜訊量測，乃是高難度的工作，因其雜訊往往夾雜來自矽基板、探針墊、與傳輸線之耦合效應。因此，如何有效且準確萃取元件之本質雜訊乃是最基本之核心技術。本實驗室於上一期三年計畫已完成一套創新的｢lossy substrate model｣，可準確萃取奈米元件之本質雜訊。本計劃以此為基礎，將進一步研究雜訊阻隔法，利用奈米射頻CMOS 技術與先進後段製程研製各種結構，測試其雜訊阻隔能力與效果，並以驗證過之lossy substrate model 為基礎，開發一可模擬雜訊阻隔效應之等效電路模型，以正確預測各種奈米元件搭配不同雜訊阻隔結構之效果，同時可模擬四端元件中動態基極偏壓對於雜訊之影響。前述研究主題隨之產生新的挑戰與研究子題，如量測、去寄生效應、參數萃取、與模型開發等。傳統標準之射頻CMOS 模型僅限於三端元件模擬，不適用於四端元件加上動態基極偏壓。針對射頻與混合訊號電路設計所需模型，其新的研究課題可歸納為 (1) 次截止區之I-V 模型 : 動態基極偏壓對VT、swing、IOFF 之效應。 (2) 線性與飽和區之I-V 模型 : 動態基極偏壓對於mobility、body charge factor、short channel effects、body RC network 與 self-heating effect 之影響。 (3) 四端元件之C-V 模型 : 動態基極偏壓對於gate capacitance、junction capacitance 與 drain-to-source coupling capacitance 之效應。 (4) 四端元件之雜訊模型 : channel 與gate 電流之熱雜訊於寬頻區間且動態基極偏壓操作下之特性。Flicker 雜訊於截止區加上動態基極偏壓操作之效應。本三年計劃擬實現之成果為 (1) 第一年(2008~2009) (a) 建立一完整的四端元件與四埠測試結構與分析方法，研究動態基極偏壓之效應與最佳化設計。 (b) 建立雜訊阻隔結構與低雜訊量測系統、方法，可適用於極寬頻與不同操作電壓之量測分析。 (2) 第二年(2009~2010) (a) 開發一套射頻CMOS 元件模型，可準確模擬四端元件於動態基極偏壓下之特性。此模型可適用於標準電路模擬軟體，以輔助超低功耗之射頻電路設計。 (b) 完成一套寬頻且可微縮之lossy substrate model，以正確模擬奈米元件雜訊特性與雜訊阻隔效應。此模型可適用於射頻電路模擬軟體，輔助低雜訊電路設計。 (3) 第三年(2010~2011) (a) 設計完成超低功耗射頻電路，包括LNA，mixer 與VCO，應用驗證之動態基極偏壓法。其低功耗規格為LNA+mixer < 0.5mW 以應用於無線近身網路(wireless body area network)。 (b) 設計完成低雜訊射頻電路，包括LNA，mixer 與VCO，應用雜訊阻隔法與動態基極偏壓。其低雜訊規格為LNA≤ 2dB，mixer ≤ 8dB。至於VCO，其相位雜訊規格為−110 dBc / Hz於1MHz offset 操作下。
奈米CMOS射頻與混合訊號模型研發應用於超低功耗設計
(2011)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米CMOS射頻與混合訊號模型研發應用於超低功耗設計
(2010)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米CMOS射頻與混合訊號模型研發應用於超低功耗設計
(2009)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米CMOS模型研發以探討應力工程與佈局效應對於高頻特性與寬頻雜訊之影響(I)
(2012)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
隨著 CMOS 技術之神速發展進入奈米領域，其中由材料與製程產生的應力，無論是天然內在的或者應力工程產生的，均與元件平面佈局和立體結構有密切關聯。STI 製程產生之應力乃是內在的。至於應力工程則包括壓縮型之e-SiGe 加諸於pMOS、伸張型之CESL 加於nMOS、或者壓縮/伸張型之應力內襯膜分別應用於nMOS/pMOS，其目的乃是提升mobility。上述各種應力雖來源不同，但是對於佈局之敏感性乃是共通的。並且所有應力均會對奈米元件之特性產生顯著影響，不限於mobility、電流、gate 速度，乃擴及高頻特性與寬頻雜訊。然而針對此議題，無論是實驗數據或者機制理論皆呈現諸多衝突與矛盾。根據審慎評估，其中不一致性可能大多來自量測方法潛在之問題與先天之限制，此問題對於奈米元件更加嚴重。現有大家熟知常用之電性量測方法均存在諸多缺陷與限制，例如探針、連線與矽基板等之寄生效應而產生之損耗，包括低頻時之電阻式損耗與高頻操作時之電容電感耦合效應等。此外，超薄之閘極介電層因量子穿隧效應產生之漏電流導致傳統之C-V 與CP 量測方法出現重大問題。總合上述各類問題與缺陷，如何精確地萃取奈米元件之本質參數，如Lg、Leff、Weff、Tox(inv)、 Cox(inv) 與 Qinv，乃成為一極具挑戰性之研究課題。更重要的是，這些元件本質參數乃直接決定了關鍵性功能參數，如μeff、gm、fT、fmax 以及雜訊如NFmin 與Sid。前述之困難乃增加了奈米元件模型建立與模擬方面之挑戰，尤其是高頻與低雜訊之設計面臨之難題。本三年期計畫之第一期乃針對此課題，將建立一創新之奈米元件量測分析方法，其中包含新的測試結構、高頻S-參數量測與改進之去寄生效應方法，以及三維連線模擬等等。｢動態基極偏壓｣方法已被證實可有效達到低電壓與低功耗。本計畫擬應用此方法以達到低電壓並提升mobility 與電流之目的。前述之應力工程與此｢動態基極偏壓｣法均可提升mobility，但是對於雜訊之影響可能大異其趣。其主要差異源自改變mobility 之物理機制不同。應力工程對mobility 之調變是藉著晶格不匹配產生之扭曲與能帶結構改變，然而｢動態基極偏壓｣乃是受益於較低之等效電場而減少載子表面碰撞以提升其mobility。因此本計畫擬致力於探討此兩種方法對於mobility、高頻特性與低頻雜訊之影響，包括flicker noise 與random telegraph noise (RTN)。其中包含四埠測試結構設計、元件量測分析與參數萃取等等。本計畫之第二期有三個重點主題 (1) 低頻雜訊模型之改進，加入元件佈局效應(2) BSIM-4 模型之改進，加入佈局效應相關之雜訊模型以及｢動態基極偏壓｣效應，以期適用於四埠元件模擬(3) 四埠元件之小訊號等效電路模型建立以應用於使用｢動態基極偏壓｣之高頻電路模擬。雙閘極 MOSFET 乃是一新式的cascode 結構，實際為單一元件佈局而具有二個獨立的閘極以提供個別之電壓，其中雙閘極分別控制之二個電晶體乃共有源極與汲極以減少面積。此結構中之共有源/汲極區域稱為inter-stage 乃處於懸浮態無任何接觸窗與連線，因此呈現有趣的佈局效應，對於I-V、C-V 與高頻特性均有極大影響，因此列為本計畫之第三期研究主題。其中主要挑戰包括如何決定源自inter-stage 的閘極電容、接面電容與串聯電阻，因其乃處於懸浮態而無法直接量測。此雙閘極MOSFET 實際結構上為5 端元件，因此四埠測試是必要的，但是不足以得到所有的元件參數，預期必需加入另一四埠測試結構稱為common-gate MOSFET，以期解決此難題。本計畫之第三期研究擬完成之工作為(1) 雙閘極MOSFET 之小訊號等效電路模型建立以應用於使用此新式cascode 之高頻電路模擬 (2) BSIM-4 模型之改進，加入雙閘極MOSFET 元件模型參數，以期適用於新式cascode 模擬(3) 射頻電路設計包括LNA 與 mixer，以比較新式cascode 與傳統cascode 之差異與優缺點。總之，本三年期計畫涵蓋之研究主題深具挑戰性，並且兼具學術研究與實用價值。本計畫擬達成之目標與成果，有助於提升奈米CMOS 射頻與類比電路設計之效能。
奈米CMOS模型研發以探討應力工程與佈局效應對於高頻特性與寬頻雜訊之影響(II)
(2013)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
奈米CMOS模型研發以探討應力工程與佈局效應對於高頻特性與寬頻雜訊之影響(III)
(2014)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
應用於平面與多閘極結構之奈米元件分析與模型研發以解析預測佈局與三維寄生效應對於高頻性能與寬頻雜訊之影響
(2015)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所
應用於平面與多閘極結構之奈米元件分析與模型研發以解析預測佈局與三維寄生效應對於高頻性能與寬頻雜訊之影響
(2016)
郭治群
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Guo Jyh-Chyurn
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國立交通大學電子工程學系及電子研究所