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以I-line 雙重曝影技術研製次100奈米線寬穿隧式場效電晶體
(2009)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
遵循摩爾定律發展的積體電路產業使晶片的總耗電量也呈驚人的成長。根據一項統計數據，2007年美國總用電量的7 ％左右是由積體電路晶片所貢獻。在今後如果放任積體電路產業的成長卻沒有提出減少功率消耗的解決方案的話，將會造成嚴重能源短缺的後果，微電子產業對“綠色”技術需求的迫切性不言可喻。為了實現在室溫下讓次臨界擺幅小於理想值60mV/dec的目的，新穎元件穿隧式場效應電晶體（TFET）概念已被提出，並被視為是最具潛力的一項技術。對於關閉狀態的n型通道穿隧式場效電晶體，逆偏的pin二極體可以提供低的關閉電流。另一方面，當閘極電壓高於臨界電壓時，源極區域的價電帶將會對齊，甚至高於通道區域的導電帶，使得穿隧寬度明顯減小，而產生元件的開啟態驅動電流並使次臨界擺幅在室溫下小於理想值60mV/dec。本計劃首先將發展I-line雙重曝影技術，用以形成線寬低於100奈米的元件通道長度，並搭配不對稱的p型與n型源極/汲極設計與製作，研製與分析奈米級穿隧式場效應電晶體。
低溫無接面多晶矽電晶體技術開發
(2013)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
先進奈米級非對稱金氧半電晶體技術開發
(2012)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計劃將應用我們先前發展的I-line雙重微影技術，來製作與研究多種前瞻的奈米級元件。本計劃主要分為四大主題：第一、非對稱源/汲極金氧半場效電晶體，藉由調變不同源極/汲極接面的製程參數，可進一步最佳化電晶體特性、可靠度與高頻特性。第二、穿隧式場效電晶體，利用不同源極/汲極摻雜極性的非對稱結構，實現在室溫下，元件次臨界擺幅小於理想值60 mV/dec的目的，如此可有效減低積體電路晶片可觀的耗電量，將有助於改善能源短缺問題。第三、低電壓操作的非對稱蕭基位障NOR共汲極記憶體元件，藉由只在源極端形成金屬矽化物，將傳統蕭基位障元件天生的雙極特性，巧妙的轉為單極，可以有效減低漏電流；另外，更重要的是，由於源極端的蕭基接面，將使非對稱蕭基位障NOR共汲極記憶體元件在源極端附近，比傳統NOR記憶體元件有更陡峭的位能降，故可在更低偏壓下進行資訊寫入的動作，有助於進一步記憶體元件的微縮，或是應用於鑲嵌式NOR記憶體元件。第四、無源/汲極接面的反相器。近年來，源/汲極及通道區由均勻高濃度摻雜構成的無接面場效電晶體被提出，以解決難以控制的淺且陡峭的接面難題，搭配本實驗室發展的I-line雙重微影技術，兩種無源/汲極接面的反相器在本計劃中將被發展，其中之ㄧ可省去淺溝渠隔離的面積；另一種可更進一步搭配使用共用汲極，而發展出極為節省面積的無源/汲極接面反相器。
先進奈米級非對稱金氧半電晶體技術開發
(2013)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計劃將應用我們先前發展的I-line雙重微影技術，來製作與研究多種前瞻的奈米級元件。本計劃主要分為四大主題：第一、非對稱源/汲極金氧半場效電晶體，藉由調變不同源極/汲極接面的製程參數，可進一步最佳化電晶體特性、可靠度與高頻特性。第二、穿隧式場效電晶體，利用不同源極/汲極摻雜極性的非對稱結構，實現在室溫下，元件次臨界擺幅小於理想值60 mV/dec的目的，如此可有效減低積體電路晶片可觀的耗電量，將有助於改善能源短缺問題。第三、低電壓操作的非對稱蕭基位障NOR共汲極記憶體元件，藉由只在源極端形成金屬矽化物，將傳統蕭基位障元件天生的雙極特性，巧妙的轉為單極，可以有效減低漏電流；另外，更重要的是，由於源極端的蕭基接面，將使非對稱蕭基位障NOR共汲極記憶體元件在源極端附近，比傳統NOR記憶體元件有更陡峭的位能降，故可在更低偏壓下進行資訊寫入的動作，有助於進一步記憶體元件的微縮，或是應用於鑲嵌式NOR記憶體元件。第四、無源/汲極接面的反相器。近年來，源/汲極及通道區由均勻高濃度摻雜構成的無接面場效電晶體被提出，以解決難以控制的淺且陡峭的接面難題，搭配本實驗室發展的I-line雙重微影技術，兩種無源/汲極接面的反相器在本計劃中將被發展，其中之ㄧ可省去淺溝渠隔離的面積；另一種可更進一步搭配使用共用汲極，而發展出極為節省面積的無源/汲極接面反相器。
先進奈米級非對稱金氧半電晶體技術開發
(2011)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計劃將應用我們先前發展的I-line雙重微影技術，來製作與研究多種前瞻的奈米級元件。本計劃主要分為四大主題：第一、非對稱源/汲極金氧半場效電晶體，藉由調變不同源極/汲極接面的製程參數，可進一步最佳化電晶體特性、可靠度與高頻特性。第二、穿隧式場效電晶體，利用不同源極/汲極摻雜極性的非對稱結構，實現在室溫下，元件次臨界擺幅小於理想值60 mV/dec的目的，如此可有效減低積體電路晶片可觀的耗電量，將有助於改善能源短缺問題。第三、低電壓操作的非對稱蕭基位障NOR共汲極記憶體元件，藉由只在源極端形成金屬矽化物，將傳統蕭基位障元件天生的雙極特性，巧妙的轉為單極，可以有效減低漏電流；另外，更重要的是，由於源極端的蕭基接面，將使非對稱蕭基位障NOR共汲極記憶體元件在源極端附近，比傳統NOR記憶體元件有更陡峭的位能降，故可在更低偏壓下進行資訊寫入的動作，有助於進一步記憶體元件的微縮，或是應用於鑲嵌式NOR記憶體元件。第四、無源/汲極接面的反相器。近年來，源/汲極及通道區由均勻高濃度摻雜構成的無接面場效電晶體被提出，以解決難以控制的淺且陡峭的接面難題，搭配本實驗室發展的I-line雙重微影技術，兩種無源/汲極接面的反相器在本計劃中將被發展，其中之ㄧ可省去淺溝渠隔離的面積；另一種可更進一步搭配使用共用汲極，而發展出極為節省面積的無源/汲極接面反相器。
具有形變通道與完全金屬矽化閘極之互補式金氧半電晶體的製造與分析
(2008)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計畫是探討具有完全金屬矽化閘極之局部(單軸)形變矽通道之金氧半元件製作與特性分析；局部形變是利用LPCVD 與PECVD 沉積氮化矽產生伸張應力及壓縮應力，鎳金屬矽化則是沉積不同厚度比之鎳/複晶矽閘極以形成NiSi 與Ni-rich 相位之完全金屬矽化閘極。本計畫中首度提出一種緩衝層結構概念，即在沉積氮化矽之前先成長一層薄薄的緩衝層，薄的緩衝層能在不損失氮化矽產生之形變應力，卻能抵擋成長氮化矽過程氫原子擴散進入通道區域，以提升元件可靠度。此外，亦將改變沉積之氣體流量、壓力、溫度等直接最佳化氮化矽，使氮化矽具有高伸張或高壓縮應力，卻含有少量之氫含量。完全金屬閘極製作中，將探討功函數調整，與不同相位之完全金屬矽化閘極技術。此外，使用高劑量佈植As 於閘極，經RTA 後利用閘極膨脹來達伸張形變矽通道。最後結合上述最佳化之成果製作於N 型與P 型金氧半元件中。本計畫亦將探討能階窄化現象、氫的擴散路徑、固態溶解度效應及界面能態側向分佈等效應，並對元件做熱載子劣化及直流與交流之負偏壓溫度不穩定性之可靠度分析。
具有形變通道與完全金屬矽化閘極之互補式金氧半電晶體的製造與分析
(2007)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計畫是探討具有完全金屬矽化閘極之局部(單軸)形變矽通道之金氧半元件製作與特性分析；局部形變是利用LPCVD 與PECVD 沉積氮化矽產生伸張應力及壓縮應力，鎳金屬矽化則是沉積不同厚度比之鎳/複晶矽閘極以形成NiSi 與Ni-rich 相位之完全金屬矽化閘極。本計畫中首度提出一種緩衝層結構概念，即在沉積氮化矽之前先成長一層薄薄的緩衝層，薄的緩衝層能在不損失氮化矽產生之形變應力，卻能抵擋成長氮化矽過程氫原子擴散進入通道區域，以提升元件可靠度。此外，亦將改變沉積之氣體流量、壓力、溫度等直接最佳化氮化矽，使氮化矽具有高伸張或高壓縮應力，卻含有少量之氫含量。完全金屬閘極製作中，將探討功函數調整，與不同相位之完全金屬矽化閘極技術。此外，使用高劑量佈植As 於閘極，經RTA 後利用閘極膨脹來達伸張形變矽通道。最後結合上述最佳化之成果製作於N 型與P 型金氧半元件中。本計畫亦將探討能階窄化現象、氫的擴散路徑、固態溶解度效應及界面能態側向分佈等效應，並對元件做熱載子劣化及直流與交流之負偏壓溫度不穩定性之可靠度分析。
應用於先進邏輯與節能電子電路之先進非對稱金氧半場效電晶體技術(I)
(2010)
黃調元
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HUANG TIAO-YUAN
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國立交通大學電子工程學系及電子研究所
本計劃將研究多種前瞻且富潛力的具有非對稱源/汲極結構的金氧半場效電晶體。為達研究的目的，首先我們將發展一種I-line雙重微影技術，用以形成線寬小於100奈米的元件結構，並搭配獨立源極/汲極接面設計與製作，研製與開發多種奈米級非對稱結構的場效電晶體。非對稱的結構不僅突顯雙重微影技術的優點，而且藉由調變不同源極/汲極接面的製程參數，是最佳化電晶體特性與可靠度的一良好途徑。另一方面，由於積體電路晶片功率消耗可觀的耗電量，是造成嚴重能源短缺的主因之一。微電子產業對“綠色”技術需求的迫切性不言可喻。為了實現在室溫下讓次臨界擺幅小於理想值60mV/dec的目的，非對稱結構的特殊應用：穿隧式場效電晶體及相關改良結構等概念已被提出。由於可有效降低操作電壓與功率耗損，此元件被視為是深具潛力的一項技術，也成為學習如何解決當下能源短缺的重要良策。本計劃也將嘗試發展運用邊襯式奈米線通道結構、垂直通道、異質矽鍺、全包覆式閘極等結構於穿隧式場效電晶體之技術，以期增加穿隧機率與提升導通電流。
用以分析熱載子效應的新式複晶矽薄膜電晶體測試結構
(2006)
黃調元
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HUANG TIAO-YUAN
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交通大學電子工程系
本計畫提出一新式熱載子效應薄膜電晶體測試元件，可與現有CMOS 技術完全相容，且不需增加任何光罩。此新式元件可直接觀察通道不同區域之熱載子效應，並可避免局部性的熱載子效應所造成的元件局部衰退在整體元件電特性中被稀釋。此元件可提供直接的證據用以進行薄膜電晶體之熱載子效應相關研究，並可以觀察在輕微熱載子施壓時，傳統研究中所觀察不到的元件衰退機制與效應。此新式元件將用於探討不同製程條件，包括基板材料、通道材料、通道厚度、閘極氧化層厚度、後處理條件等，對於熱載子效應的影響。本計畫也將使用此新式元件觀察元件之關電流、不同熱載子施壓、及交流下之熱載子效應，最後則將研究結果與傳統薄膜電晶體元件及金氧半場效電晶體的熱載子效應研究結果互相比較。此外，以金屬誘發側向結晶所製造之低溫多晶矽，以此新式結構可用電性量測方式於元件中偵測和分析金屬含量分佈與漏電流之關係，並可分析在不同結晶區域中元件之電性表現，故可以探討其漏電流機制和成長機制，進而發展更高性能之低溫多晶矽薄膜電晶體。