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Browsing by Author "Jiang Iris Hui-Ru"

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    Method for analog placement and global routing considering wiring symmetry
    (2012-11-06)
    Jiang Iris Hui-Ru
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    Yang Yu-Ming
    A method for analog placement and global routing considering wiring symmetry performs a layout for a circuit which is described by a netlist having a set of devices and wires. First, the method inputs the netlist, and each device thereof has a design constraint and a corresponding priority. Based on the priorities, it performs a sorting on the devices to establish a constraint library. Then, based on the design constraint and corresponding priority of each device, the method establishes a hierarchical constraint tree. According to the hierarchical constraint tree, the method performs placement of each device, wherein possible shape of each device is represented by a shape curve. For each placement of the device, the method calculates a corresponding cost function. Then, it selects an optimum placement of the device according to the cost functions. The method establishes an RSMT for each wire and then performs an analog routing.
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    以資料分析為導向之新型態電子設計自動化研究---子計畫四：多選擇策略之製程熱點偵測( I )
    (2014)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    前瞻設計變更核心技術之開發
    (2013)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
    隨著VLSI製程技術的日益進步，IC設計的複雜度也急速升高，許多設計缺陷(design failures)因此遲至製造(manufacturing)階段才被偵測出來。為了紓解產品上市時間的壓力以及節省光罩成本，利用事先灑入的備用元件(spare cells)，只需修訂金屬層光罩(metal-layer masks)，便能達成即時修正這些缺陷的目標，設計變更(engineering change order，ECO)已是每家設計廠商的必經流程。本計畫以二年為期發展設計變更所需的核心技術為目標。 本計畫第一年：所有設計變更皆須考量電路速度是否符合要求，因此以發展timing ECO所需核心技術為著眼點。我們提出新的量測timing criticality的標準。熟知的方法是以timing slack或者是gate delay為依據，但我們發現這並不正確，我們提出應考慮允許的delay改善空間，path是否帄滑，critical path通過的多寡，以及spare cell的分布。並且，我們提出用貝茲曲線當作參考的帄滑曲線標準。貝茲曲線是電腦繪圖領域常用的帄滑曲線，常用來建立流線造型，我們將其應用在EDA領域的path smoothing的技術上，初步成果顯示有極佳效果。現有的path smoothing的技術是讓每個gate與其前後相連的gate拉近，但我們發現這麼做可能會將critical path往外擴散增加整體的path長度，相反的我們讓critical path逐漸朝向貝茲曲線收斂，得到帄滑且較短的path，進而修正timing。 本計畫第二年：因為spare cell是有限的資源，使得ECO的technology remapping與傳統的極為不同。如何在有限spare cell之下如何找到合法的technology remapping結果是我們想探討的問題。我們提出新的機制來考慮spare cell數量的限制。前人的做法在產生mapping的時候並無spare cell數量的引導，大多仰賴feasibility checker的篩選，因此可能會需要多次的搜尋才能找到合法的解。為了避免耗時的搜尋，我們提出在area-recovery的階段控管spare cell的數量限制。因此，我們能將spare cell的數量，位置，以及functionality合併考量在technology mapping的過程中。
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    前瞻設計變更核心技術之開發
    (2012)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
    隨著VLSI製程技術的日益進步，IC設計的複雜度也急速升高，許多設計缺陷(design failures)因此遲至製造(manufacturing)階段才被偵測出來。為了紓解產品上市時間的壓力以及節省光罩成本，利用事先灑入的備用元件(spare cells)，只需修訂金屬層光罩(metal-layer masks)，便能達成即時修正這些缺陷的目標，設計變更(engineering change order，ECO)已是每家設計廠商的必經流程。本計畫以二年為期發展設計變更所需的核心技術為目標。 本計畫第一年：所有設計變更皆須考量電路速度是否符合要求，因此以發展timing ECO所需核心技術為著眼點。我們提出新的量測timing criticality的標準。熟知的方法是以timing slack或者是gate delay為依據，但我們發現這並不正確，我們提出應考慮允許的delay改善空間，path是否帄滑，critical path通過的多寡，以及spare cell的分布。並且，我們提出用貝茲曲線當作參考的帄滑曲線標準。貝茲曲線是電腦繪圖領域常用的帄滑曲線，常用來建立流線造型，我們將其應用在EDA領域的path smoothing的技術上，初步成果顯示有極佳效果。現有的path smoothing的技術是讓每個gate與其前後相連的gate拉近，但我們發現這麼做可能會將critical path往外擴散增加整體的path長度，相反的我們讓critical path逐漸朝向貝茲曲線收斂，得到帄滑且較短的path，進而修正timing。 本計畫第二年：因為spare cell是有限的資源，使得ECO的technology remapping與傳統的極為不同。如何在有限spare cell之下如何找到合法的technology remapping結果是我們想探討的問題。我們提出新的機制來考慮spare cell數量的限制。前人的做法在產生mapping的時候並無spare cell數量的引導，大多仰賴feasibility checker的篩選，因此可能會需要多次的搜尋才能找到合法的解。為了避免耗時的搜尋，我們提出在area-recovery的階段控管spare cell的數量限制。因此，我們能將spare cell的數量，位置，以及functionality合併考量在technology mapping的過程中。
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    單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(II)
    (2006)
    江蕙如
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    Jiang Iris Hui-Ru
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    交通大學電子工程系
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    單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(III)
    (2007)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    單晶片系統驗證之核心技術開發-子計畫四：單晶片系統設計流程之實體驗證(I)
    (2005)
    江蕙如
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    Jiang Iris Hui-Ru
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    交通大學電子工程系
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    平行運算電子設計自動化技術研究---子計畫四：設計變更平行最佳化( III )
    (2013)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化( I )
    (2011)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
    大部分的電子設計自動化問題的複雜度極高，倘若希望保持解的品質，不免會犧牲計算時間。近年來，因為平行架構的興起，許多困難的問題透過平行處理的方式都能成功被解決。因此，此計畫的目的是藉由平行化來解決複雜又困難的設計變更的問題。設計變更是廣泛應用在正常積體電路設計流程之外，針對規格功能以及效能做修正的程序。設計變更通常被分為兩種，功能上的設計變更被用來修正錯誤或修訂規格，而以效能考量的設計變更則致力於改進訊號的不完美，例如延遲。為了紓解產品上市時間的壓力以及節省光罩成本，利用事先灑入的備用元件，只需修訂金屬層光罩，即能達成即時的改變，設計變更已是每家設計廠商的必經流程。 設計變更處理的問題複雜度極高又缺乏自動化，因此這個計畫最終目標是利用平行化處理來加速並最佳化考慮金屬層的設計變更的方法。再進行平行化加速之前，必須有一個具備高度平行性的演算法，因此在第一年我們致力於發展同時施展功能與效能的設計變更平台，此平台將是平行化設計變更的基石，其中我們將選擇備用元件的步驟拆成可以獨立運作的動作，這個拆解將有助於未來平行化設計變更平台的發展。我們所發展的設計變更演算法發表在設計自動化會議(DAC2011)，是文獻中最佳的設計變更合成器。
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    平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化(2/3)
    (2012)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    後次微米時代新興電子設計自動化技術之研究----子計畫二：整合性低耗電管理之技術開發(I)
    (2008)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
    由於時脈頻率以及功能需求不斷的攀升，但是從製程演進中對耗電所能得到的好處卻趨於緩和，甚至漸漸出現了負面效應，以致於耗電密度與日俱增。根據2006年更新的ITRS所預估：耗電的問題從2007年開始變成不可不解的困擾，到了2017年會變得更加嚴重。 此外，低耗電的需求不僅是為了隨身攜帶和需要電池的裝置延長電池的持續使用時間與壽命；對於固定的常置設備，也應考慮封裝以及冷卻的成本，若是家用的電器更應考慮靜音與環保。 低耗電的研究雖已行之有年，但是之前的研究大多是分層級／分階段考慮，缺乏通盤的整合，導致在前期作好的最佳化結果無法在後期好好的利用。在本子計畫中，我們將提出一個整合性的低耗電管理的設計流程，開發其所需的新興技術。我們分成架構，設計，與實現，三層級探討：在架構上，我們依據所訂的低耗電規格與可利用之低耗電管理技術訂定所需的耗電架構，包含所需的耗電狀態與切換機制；在設計時，將RTL與詳細的耗電格式描繪出來；在實現階段，合成／布局／擺置／繞線的時候，考慮所訂定的耗電狀態，對耗電與其他設計考量一起最佳化。最後，當無法達成預定規格時，我們提出耗電架構的修改方向。
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    後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(II)
    (2009)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(III)
    (2010)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    新興電子設計自動化之應用：一個智慧型配電網路最佳化平台
    (2016)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    新興電子設計自動化之應用：一個智慧型配電網路最佳化平台
    (2015)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所
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    新興電子設計自動化之應用：一個智慧型配電網路最佳化平台
    (2014)
    江蕙如
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    Jiang Iris Hui-Ru
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    國立交通大學電子工程學系及電子研究所