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系統晶片掃瞄測試之低功耗測試研究
(2008)
李崇仁
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LEE CHUNG-LEN
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國立交通大學電子工程學系及電子研究所
SoC 之規模與複雜度日益增大造成掃描式測試上因測試資料量增加使得測試時間與測試成本提高與測試功率增高。本計畫即擬對上述問題提出一個解決方案：我們擬提出一個新的隨機讀取多掃瞄鋉設計架構。與平常之隨機讀取掃瞄架構不同處為此架構之存取以“行”為讀取單元，而每一行之掃瞄暫存器個數正是多掃瞄器之個數。它利用一時脈産生器産生時脈來控制所讀取之行掃瞄鋉而使其他行掃瞄鋉維持不動，如此可達到減省測試圖樣輸入與輸出之功耗與由時脈産生之功耗。並且我們改進了掃瞄暫存器使之可儲存二個位元之信號，以至其可不必管掃瞄儲存器之資料相關性而進一步減少圖樣輸出時之功耗。又此種改進掃瞄暫存器可儲存二個位元之信號，故可應用於二圖樣 (2-pattern)之延遲障礙測試圖樣之壓縮與減低功耗。我們相信本計畫是第一個提出研究二圖樣延遲障礙測試壓縮之研究者。