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16奈米矽多重閘極電晶體中隨機摻雜導致之特性擾動及其抑制方法
(2008)
李義明
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LI YIMING
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國立交通大學電信工程學系(所)
隨著矽製程技術的演進，超大型積體電路元件已進入次45 奈米生產技術，除了傳統製程變異效應，隨機摻雜問題所造成的擾動已嚴重的影響了場效應電晶體的特性與可靠度。在去年的計畫中 (隨機摻雜在次20 奈米矽場效應電晶體特性擾動之研究)，吾人已成功地以實驗與理論分析次20 奈米矽場效應電晶體特性之擾動，研究指出20 奈米電晶體臨界電壓的隨機摻雜擾動將高達40 mV，此模擬結果與台積電的實際量測結果(39 mV)非常吻合，此結果已陸續發表於2007年VLSI會議以及IEEE相關期刊。延續摩爾定律而獲得高性能矽晶片以及高密度元件之觀點，新材料、新製程與新結構的開發是半導體製造上繼續微縮元件的尺寸最有效的策略方案；其中，20 奈米之後電晶體結構的改變儼然已成為非常前瞻與重要的趨勢，因此研究隨機摻雜問題在多重閘極場效電晶體特性之影響已為重要且急迫之課題之一。延續先前計畫所開發之模擬分析方法，本計劃將以兩年之時間完整研究隨機摻雜在16奈米等級多閘極立體場效應電晶體導致的擾動問題及其抑制方法；第一年計畫將結合實驗與理論研究含平面SOI電晶體、雙閘極電晶體、三閘極SOI電晶體、三閘極塊材電晶體、方塊全閘極電晶體、圓形全閘極電晶體、類圓形全閘極電晶體，…等立體元件隨機摻雜導致的電特性擾動，其中關於閘極長度暨製程線寬變化導致的擾動也將一起分析。同時為了壓抑次20 奈米元件中高達40 mV 以上的臨界電壓擾動，吾人於第二年計畫將針對上述的平面與多閘極立體電晶體，在兼具高性能電特性要求之前提下，找尋壓抑擾動之物理機制並從材料與製程之觀點提出有效壓抑擾動的方法，如：摻雜分布之最佳化、閘極工程與閘極高介電材料的使用，…等等，並與台積電進行實驗驗證與製程最佳化。最後根據所研究之壓抑擾動的物理機制與實驗數據，推演能準確描述隨機摻雜導致電特性擾動的解析公式。
16奈米矽多重閘極電晶體中隨機摻雜導致之特性擾動及其抑制方法
(2009)
李義明
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LI YIMING
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國立交通大學電信工程學系(所)
隨著矽製程技術的演進，超大型積體電路元件已進入次45 奈米生產技術，除了傳統製程變異效應，隨機摻雜問題所造成的擾動已嚴重的影響了場效應電晶體的特性與可靠度。在去年的計畫中 (隨機摻雜在次20 奈米矽場效應電晶體特性擾動之研究)，吾人已成功地以實驗與理論分析次20 奈米矽場效應電晶體特性之擾動，研究指出20 奈米電晶體臨界電壓的隨機摻雜擾動將高達40 mV，此模擬結果與台積電的實際量測結果(39 mV)非常吻合，此結果已陸續發表於2007年VLSI會議以及IEEE相關期刊。延續摩爾定律而獲得高性能矽晶片以及高密度元件之觀點，新材料、新製程與新結構的開發是半導體製造上繼續微縮元件的尺寸最有效的策略方案；其中，20 奈米之後電晶體結構的改變儼然已成為非常前瞻與重要的趨勢，因此研究隨機摻雜問題在多重閘極場效電晶體特性之影響已為重要且急迫之課題之一。延續先前計畫所開發之模擬分析方法，本計劃將以兩年之時間完整研究隨機摻雜在16奈米等級多閘極立體場效應電晶體導致的擾動問題及其抑制方法；第一年計畫將結合實驗與理論研究含平面SOI電晶體、雙閘極電晶體、三閘極SOI電晶體、三閘極塊材電晶體、方塊全閘極電晶體、圓形全閘極電晶體、類圓形全閘極電晶體，…等立體元件隨機摻雜導致的電特性擾動，其中關於閘極長度暨製程線寬變化導致的擾動也將一起分析。同時為了壓抑次20 奈米元件中高達40 mV 以上的臨界電壓擾動，吾人於第二年計畫將針對上述的平面與多閘極立體電晶體，在兼具高性能電特性要求之前提下，找尋壓抑擾動之物理機制並從材料與製程之觀點提出有效壓抑擾動的方法，如：摻雜分布之最佳化、閘極工程與閘極高介電材料的使用，…等等，並與台積電進行實驗驗證與製程最佳化。最後根據所研究之壓抑擾動的物理機制與實驗數據，推演能準確描述隨機摻雜導致電特性擾動的解析公式。
系統晶片之靜電防護元件模擬、電路模型與參數最佳化之研究(II)
(2005)
李義明
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LI YIMING
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國立交通大學電信工程學系(所)
ESD 課題近來被廣泛研究，由於缺乏有效之CAD 模擬技術與完整SPICE 模型，故在完整晶片發展上往往把設計分為兩部分，一為核心電路，另為ESD 保護電路，各自完成後再結合成系統。無法有效率借助CAD 工具，必須投入許多的測試結構與條件來找出問題與答案。結合之後的ESD 及核心電路亦因缺乏完整 SPICE 模型，而無法進行理論分析與模擬保護電路RLC 效應在高頻與類比設計的影響，使得整合前之預估更形困難。穩健的數值模擬技術與完整等效電路模型之研究與開發，是SOC ESD 設計工具上重要的課題之一。本計畫為三年期(民93/8- 民96/7)計畫：第一部分：元件電特性TCAD 模擬(第一年計畫，現正執行中) 第二部分：元件之SPICE 等效模型建立與參數萃取(本年度提案) 第三部分：積體電路靜電放電SPICE 模擬(第三年) 之第二年計畫。其研究重點在於SOC 模組與電路設計所需之CAD 技術、元件SPICE 等效模型建立以及自動參數萃取技術。由於目前文獻記載之ESD 模型適用範圍不大且易遭遇SPICE 不收斂問題；研究上，吾人從元件物理角度出發，配合所開發之高維度元件模擬技術，藉由ESD 晶片試製與量測，同時運用混合式基因演算法與數學分析，開發精簡兼具物理與電路意義之ESD 等效電路同時萃取出相對應之最佳化參數組用於SPICE 電路模擬。此研究方法論最近已經成功用於超薄氧化層奈米元件量子效應SPICE 模型建立與應用。預期本研究逐步建立之各項模型及模擬技術，對於SOC 的模組再使用、低功率估計、高頻設計等應用可有正面助益。
系統晶片之靜電防護元件模擬、電路模型與參數最佳化之研究(III)
(2006)
李義明
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LI YIMING
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交通大學電信工程系
ESD 在晶片設計上扮演保護系統的重要角色，適當使用模擬技術與SPICE 模型，有助於ESD 技術發展。晶片研發把設計分為『核心』暨『ESD 保護』電路，各自完成再結合成系統；有效借助電腦模擬可減少結構實作、測試與條件之次數。SPICE 模型的建立有助於事前分析系統結合後穩定性以及探討保護電路之被動暨雜散元件在高頻與類比晶片的影響。穩健數值模擬技術及具物理意義等效電路模型開發，成為 SOC ESD 設計工具使用上重要的課題之一。延續前兩次計畫研究方向與成果，本計畫致力於積體電路靜電放電SPICE 模擬技術建立。規劃暨所執行之階段工作分為：第一階段：從事ESD 元件電特性模擬，用以掌握ESD 物理機制，建立元件層級分析技術(執行期限8/93~7/94，已結案)；第二階段：發展ESD 元件SPICE 模型，運用智慧型萃取技術進行參數萃取 (執行期限8/94~7/95，執行中)；以及第三階段：致力於積體電路靜電放電SPICE 模擬雛型建立，將吾人建立的ESD 模型併入SPICE 程式碼，同時研究高頻暨類比電路ESD 模擬的數值方法，建立電路暨系統層級ESD 分析技術(本年度提案)。 ESD 等校電路模型代入電路模擬時需求解與時間有關的常微分方程組。由於多重電壓-電流的非線性特性及瞬間高電流路徑的產生，因此SPICE 進行基本ESD 電性模擬也極易遭受數值不收斂問題。本計畫開發適用於系統晶片模組與電路設計使用之 SPICE ESD 分析技術。吾人從SPICE3 的程式原始碼進行分析，找出可以併入ESD 模型的程式模組部分，將吾人所開發的模型實現於SPICE3 中，研究穩健的數值方法並進行SPICE 電路模擬測試。同時測試高頻與類比電路ESD 模擬時的準確性暨收斂，計畫期間將與園區廠商合作進行量測數據比對與參數準確性校估。計畫研究之 ESD 模型及SPICE 模擬技術，預期對於SOC 模組、高頻及類比電路設計的穩定性相關應用有所助益。
隨機摻雜在次20奈米矽場效應電晶體特性擾動之研究
(2007)
李義明
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LI YIMING
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國立交通大學電信工程學系(所)
超大型積體電路元件已進入次45 奈米生產技術，除了傳統製程變異效應，電晶體正面臨嚴重的隨機摻雜問題。本計畫結合理論與實驗之方法研究隨機摻雜在次20 奈米矽場效應電晶體電特性的影響。為探討隨機摻雜原子數目與位置對元件性能之衝擊，研究上將發展微擾理論暨大刻度統計模擬方法，數值求解三維度量子傳輸方程式，來分析元件重要特性，例如：導通電流、截止電流、臨界電壓、次臨界擺動、以及汲極導致位障降低等。同時進一步配合元件量測的實驗數據，進行模擬的準確度驗證；探討隨機摻雜數目與隨機摻雜位置對上述電特性影響之物理機制。研究上亦將推導隨機摻雜導致的電特性變異數的解析公式(也就是擾動公式)，並藉由量測實驗數據的比對，實際萃取出相對應的等校參數。最後，運用發展的方法量化分析隨機摻雜在次20 奈米低功率與高速積體電路元件特性與穩定度的影響。同時提出降低隨機摻雜效應在次20 奈米矽場效應電晶體電特性影響之技術方案。