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5 Gbps資料傳輸收發系統---子計畫III：5 Gbps資料傳輸收發器---PC板匯流排之應用(III)
(2003)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系
5Gbps 資料傳輸收發器(II)---子計劃III:5Gbps資料傳輸收發器---PC板匯流排之應用
(2002)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系
具通信功能之車用功率系統晶片---子計畫四：多功能車用功率積體電路(I)
(2008)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
本計劃提出一個使用於汽車上之泛用型功率驅動電路，它可以根據指令提供多樣化的電壓或電流的驅動曲線 (Voltage/Current Driving Profile) 。主要的目的在於以單一電壓 (12V) 提供多樣化汽車電器所需之驅動功率。本計劃預計採用0.35um 製程進行電路的設計、製作、與量測。初步以提供2A 的電流為目標驗證可行性。本計劃的特色在於可程式的功率積體電路，根據所接受的指令，產生所需要的驅動信號，來驅動被控制的元件。舉凡車用燈具所需的閃爍頻率或亮暗程度、馬達驅動的電流大小與驅動曲線、或電子組件的直流電壓，均可以由此一電路提供。如此則能大大的簡化所需之零件，並降低零件的成本。本計劃所產出的可程式功率驅動積體電路預計可以達到以下之輸出，一、電壓可程式的直流電源以提供電子組件電源，二、頻率、電壓可程式的交流信號以控制燈具的閃爍與亮度，三、功率曲線可程式之馬達驅動電流以驅動馬達。俱備了以上三種功能，多數的汽車電器裝備將可以由此一積體電路驅動。由於本人在電力電子的系統面上仍有不足之處，特邀請本系陳鴻棋助理教授擔任共同主持人，協助計畫的進行。他的專長在於馬達驅動與電源供應部分。
具通信功能之車用功率系統晶片---子計畫四：多功能車用功率積體電路(II)
(2009)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
具通信功能之車用功率系統晶片---子計畫四：多功能車用功率積體電路(III)
(2010)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系（所）
具通信功能之車用功率系統晶片---總計畫(I)
(2008)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
本計畫提出結合Power IC 與Power Line Communication 的系統晶片設計，提供汽車所需的電源管理、功率驅動、與資料傳輸。透過本項技術，汽車只需要使用一條電源線，就可以整合所有的資料傳輸與功率驅動。如此，將會極度的簡化汽車的設計與製作成本。本計畫的有兩個主要的特色，一是我們採用電源線通信機制 Power Line Communication (PLC)，此一機制有別於家庭用的PLC 如HomePlug，本計畫的目標為由汽車電池提供的直流電源，它只有一條電源線，迴路由汽車的車架來完成，我們必須要重建通道模型才能夠決定系統設計的參數。二是我們結合可程式的功率積體電路，根據所接受的指令，產生所需要的驅動信號，來驅動被控制的元件。給予不同之燈具或驅動馬達其特有最佳的驅動電壓、電流、與驅動曲線Voltage/Current Profile。本計畫亦有兩個主要的優勢，由於採用Power Wire Communication，車子的控制線路完全不需要，大大的簡化汽車組裝的成本。再加上它也具多樣化的驅動能力，因此受驅動點不需要再有自己的驅動電路，也達到樽節成本的目的。本計畫分為四個子計畫進行。子計畫一：搜尋一個車用直流Power Line Communication 的通道模型並據此設計通訊架構並完成基頻電路設計。子計畫二：完成一個車用直流Power Line Communication 的類比前端電路以及數位類比轉換電路，以搭配子計畫一成為一個完整的車用 PLC。子計畫三：完成一個汽車馬達的驅動的設計，在不同駕駛情境中根據指令動態調整馬達的驅動能力，以兼具車輛行駛的穩定度與電能消耗的最小化。子計畫三：完成一個車用可程式功率驅動積體電路，可根據指令調整驅動之電壓、電流與驅動曲線，以適用於車上多數的電氣設備。
具通信功能之車用功率系統晶片---總計畫(II)
(2009)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
具通信功能之車用功率系統晶片---總計畫(III)
(2010)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系（所）
射頻電路系統前瞻測試技術開發(I)
(2003)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系
射頻電路系統前瞻測試技術開發(II)
(2004)
蘇朝琴
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SU CHAU-CHIN
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交通大學電機與控制工程系
射頻電路系統前瞻測試技術開發(III)
(2005)
蘇朝琴
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SU CHAU-CHIN
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交通大學電機與控制工程系
微瓦級動態電壓與頻率調整之晶片匯流排設計
(2010)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系（所）
微瓦級動態電壓與頻率調整之晶片匯流排設計
(2009)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
應用於無線感測網路之超低耗能無線微感測模組的設計與製作---子計畫四：智慧型混合信號感測電路設計(I)
(2006)
蘇朝琴
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SU CHAU-CHIN
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交通大學電機與控制工程系
ITRS2001揭示微機電MEMS與化學感測元件Chemical Sensor將分別開始於2002與2004整合系統晶片之中SoC。其應用範圍主要涵蓋生物、醫學、化學、機械、交通等與日常生活息息相關的應用層面，預估將會於2010年開創半導體與積體電路的另一個主要高峰。目前吾人對於數位電路的掌握知之甚詳，然而針對感測元件與其介面的瞭解，卻仍然相當有限。此一子計畫的主要研究目標，在於研究感測元件的低電壓低耗能的類比與混合信號積體電路。本子計畫要提出一個智慧型低電壓低電壓低功率的類比與混合信號感測電路，針對來自微機電或化學感測元件的微弱輸入信號加以放大，轉交由子計畫五的類比數位轉換電路將之轉換成為數位信號。低電壓低功率的要求在於解決植入式裝置電源供應困難的問題，而智慧型電路的特點則是是信號的情況啟動或關閉適當電路，以期能更近一步減少耗能。智慧型混合信號電路是本計畫的一個特點。其工作機制在於利用簡單的機制感測信號之大小，決定電路工作的區塊以及工作區塊的偏壓電流，以達到降低耗能的目的。換言之，這是一種巨觀與微觀兼具的耗能管理機制。一般的生醫信號如心電與肺音等，都具有暫態反應的現象。主應的特性為信號的出現時間都相當短暫，而信號的出現也有相當的週期性。因此，如果電路能夠利用信號的特性，在信號消失或微小的時段，關閉或改變電路偏壓電流，相信能有效的降低耗能。經過詳細的研究與評估，本計畫所提出的感測介面電路包涵電容、電感、與電阻的量測電路與電壓、電流、與電荷的放大電路。預計在三年內建構出一組適用於感測系統前端的類比及混合信號電路模組Macro。不僅能夠適用於子計畫一的應用平台來擷取麥克風的電容改變值以取得聲音信號，也能應用於上述所舉之其他應用領域。本計畫所欲完成的整體計畫，除了各種感測電路的設計、製造、與測試完成外，我們也將使用子計畫五研發的ADC的模組 (陰影區塊)，將之整合成一個感測電路系統，如下圖所示。如此更能整合至微感測系統晶片平台中，屆時設計者只需要利用軟體控制電路的參數，就能驅使此一介面作特定信號的感測。若是應用於特定應用感測晶片，使用者也能取用適當之模組並固定其電路參數，以達到低耗能之目的。
應用於無線感測網路之超低耗能無線微感測模組的設計與製作-子計畫四：智慧型混合信號感測電路設計
(2005)
蘇朝琴
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SU CHAU-CHIN
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交通大學電機與控制工程系
ITRS2001 揭示微機電MEMS 與化學感測元件Chemical Sensor 將分別開始於2002 與2004 整合系統晶片之中SoC。其應用範圍主要涵蓋生物、醫學、化學、機械、交通等與日常生活息息相關的應用層面，預估將會於2010 年開創半導體與積體電路的另一個主要高峰。目前吾人對於數位電路的掌握知之甚詳，然而針對感測元件與其介面的了解，卻仍然相當有限。此一子計畫的主要研究目標，在於研究感測元件的低電壓低耗能的類比與混合信號積體電路。本子計畫要提出一個智慧型低電壓低電壓低功率的類比與混合信號感測電路，針對來自微機電或化學感測元件的微弱輸入信號加以放大，轉交由子計畫五的類比數位轉換電路將之轉換成為數位信號。低電壓低功率的要求在於解決植入式裝置電源供應困難的問題，而智慧型電路的特點則是是信號的情況啟動或關閉適當電路，以期能更近一步減少耗能。智慧型混合信號電路是本計畫的一個特點。其工作機制在於利用簡單的機制感測信號之大小，決定電路工作的區塊以及工作區塊的偏壓電流，以達到降低耗能的目的。換言之，這是一種巨觀與微觀兼具的耗能管理機制。一般的生醫信號如心電與肺音等，都具有暫態反應的現象。主應的特性為信號的出現時間都相當短暫，而信號的出現也有相當的週期性。因此，如果電路能夠利用信號的特性，在信號消失或微小的時段，關閉或改變電路偏壓電流，相信能有效的降低耗能。經過詳細的研究與評估，本計畫所提出的感測介面電路包涵電容、電感、與電阻的量測電路與電壓、電流、與電荷的放大電路。預計在三年內建構出一組適用於感測系統前端的微瓦 (mW) 類比及混合信號電路模組Macro。不僅能夠適用於子計畫一的應用平台來擷取微機電的電容電阻或電感改變值以取得電信號，也能應用於上述所舉之其他應用領域。本計畫所欲完成的整體計畫，除了各種感測電路的設計、製造、與測試完成外，我們也將使用子計畫五研發的SD ADC 的模組 (陰影區塊)，將之整合成一個感測電路系統，如下圖所示。如此更能整合至微感測系統晶片平台中，屆時設計者只需要利用軟體控制電路的參數，就能驅使此一介面作特定信號的感測。若是應用於特定應用感測晶片，使用者也能取用適當之模組並固定其電路參數，以達到低耗能之目的。
智慧型混合信號感測電路設計(II)
(2007)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
永續操作智慧型微感測系統 - 子計畫四：智慧型混合信號感測電路設計 ITRS2001 揭示微機電MEMS 與化學感測元件Chemical Sensor 將分別開始於2002 與2004 整合系統晶片之中SoC。其應用範圍主要涵蓋生物、醫學、化學、機械、交通等與日常生活息息相關的應用層面，預估將會於2010 年開創半導體與積體電路的另一個主要高峰。目前吾人對於數位電路的掌握知之甚詳，然而針對感測元件與其介面的了解，卻仍然相當有限。此一子計畫的主要研究目標，在於研究感測元件的低電壓低耗能的類比與混合信號積體電路。本子計畫要提出一個智慧型低電壓低功率的類比與混合信號感測電路，針對來自微機電或化學感測元件的微弱輸入信號加以放大，轉交由子計畫五的類比數位轉換電路將之轉換成為數位信號。低電壓低功率的要求在於解決植入式裝置電源供應困難的問題，而智慧型電路的特點則是是信號的情況啟動或關閉適當電路，以期能更近一步減少耗能。智慧型混合信號電路是本計畫的一個特點。其工作機制在於利用簡單的機制感測信號之大小，決定電路工作的區塊以及工作區塊的偏壓電流，以達到降低耗能的目的。換言之，這是一種巨觀與微觀兼具的耗能管理機制。一般的生醫信號如心電與肺音等，都具有暫態反應的現象。主應的特性為信號的出現時間都相當短暫，而信號的出現也有相當的週期性。因此，如果電路能夠利用信號的特性，在信號消失或微小的時段，關閉或改變電路偏壓電流，相信能有效的降低耗能。經過詳細的研究與評估，本計畫所提出的感測介面電路包涵電容、電感、與電阻的量測電路與電壓、電流、與電荷的放大電路。預計在三年內建構出一組適用於感測系統前端的類比及混合信號電路模組Macro。不僅能夠適用於子計畫一的應用平台來擷取麥克風的電容改變值以取得聲音信號，也能應用於上述所舉之其他應用領域。本計畫所欲完成的整體計畫，除了各種感測電路的設計、製造、與測試完成外，我們也將使用子計畫五研發的ADC 的模組 (陰影區塊)，將之整合成一個感測電路系統，如下圖所示。如此更能整合至微感測系統晶片平台中，屆時設計者只需要利用軟體控制電路的參數，就能驅使此一介面作特定信號的感測。若是應用於特定應用感測晶片，使用者也能取用適當之模組並固定其電路參數，以達到低耗能之目的。
高速序列傳輸電路之自我測試設計、實作、與分析
(2008)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
本計劃的主要內容在針對高速序列傳輸的自我測試技術，做一個完整的設計，以及透徹的分析。一個高速序列傳輸電路包括有三個重要的模組，鎖相迴路、傳輸器、接收器。這三個模組的自我測試各有不同的重點。鎖項迴路的模組，主要在於時脈抖動的量測，因為這個部份必須達到PS的準確度，這個部份我們已經有初步的結果。在傳輸電路的自我測試上，主要在於眼狀圖眼開 (Eye Opening) 的量測，這裡有兩項工作，一是眼緣 (Eye Transition Edge) 的抖動量測，二是眼高的量測。前一項我們採用數位的方式量測以減少不準度與硬體設計的難度，後者我們將改進我們在ASPDAC 2003邀稿論文中的方法以應用於高速。在接收器的自我測試上則以Jitter Injection Filter 為重點，如何有效而且在管控下控制眼狀圖的眼開大小，這樣我們才能夠測試接收器對信號整合度(Signal Integrity) 的容忍程度。當三個模組整合起來以後，最為經濟的方法就是迴授錯誤率的測試 (Loop Back Bit Error Rate Test) 。然而這個方法有許多缺陷，例如他無法測知與規格的間的差距，以推估測試的餘域 (Margin)。在此，我們計畫根據前三者所量到的數據，推算BER的餘域，如此才能真正的使用於實際測試上。本計劃預計在三年後，設計一個5~6Gbps的LVDS傳輸接收電路。針對鎖相迴路、傳輸器、接收器我們將各設計一個合適的自我測試模組。整體傳輸接收器部分，我們將設計一個迴授位元錯誤率的測試模組。最後，我們將交叉比對測試結果，推導出一個實際的位元錯誤率與眼開餘域的關係。基本上，我們希望透過實作與實測來做為推導的依據，修正公式推導的盲點，而非以純數學的方式來推導公式，畢竟在PS的領域內，所有的公式推導會面臨到非線性電路特性的極限，就如同奈米級電路設計一般。 (本團隊已經有5Gbps Transmitter、2.5GHz PLL、2.5Gbps CDR、PS抖動量測的能力，詳見計畫書內容)
高速序列傳輸電路之自我測試設計、實作、與分析
(2007)
蘇朝琴
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SU CHAU-CHIN
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國立交通大學電機與控制工程學系(所)
本計劃的主要內容在針對高速序列傳輸的自我測試技術，做一個完整的設計，以及透徹的分析。一個高速序列傳輸電路包括有三個重要的模組，鎖相迴路、傳輸器、接收器。這三個模組的自我測試各有不同的重點。鎖項迴路的模組，主要在於時脈抖動的量測，因為這個部份必須達到PS的準確度，這個部份我們已經有初步的結果。在傳輸電路的自我測試上，主要在於眼狀圖眼開 (Eye Opening) 的量測，這裡有兩項工作，一是眼緣 (Eye Transition Edge) 的抖動量測，二是眼高的量測。前一項我們採用數位的方式量測以減少不準度與硬體設計的難度，後者我們將改進我們在ASPDAC 2003邀稿論文中的方法以應用於高速。在接收器的自我測試上則以Jitter Injection Filter 為重點，如何有效而且在管控下控制眼狀圖的眼開大小，這樣我們才能夠測試接收器對信號整合度(Signal Integrity) 的容忍程度。當三個模組整合起來以後，最為經濟的方法就是迴授錯誤率的測試 (Loop Back Bit Error Rate Test) 。然而這個方法有許多缺陷，例如他無法測知與規格的間的差距，以推估測試的餘域 (Margin)。在此，我們計畫根據前三者所量到的數據，推算BER的餘域，如此才能真正的使用於實際測試上。本計劃預計在三年後，設計一個5~6Gbps的LVDS傳輸接收電路。針對鎖相迴路、傳輸器、接收器我們將各設計一個合適的自我測試模組。整體傳輸接收器部分，我們將設計一個迴授位元錯誤率的測試模組。最後，我們將交叉比對測試結果，推導出一個實際的位元錯誤率與眼開餘域的關係。基本上，我們希望透過實作與實測來做為推導的依據，修正公式推導的盲點，而非以純數學的方式來推導公式，畢竟在PS的領域內，所有的公式推導會面臨到非線性電路特性的極限，就如同奈米級電路設計一般。 (本團隊已經有5Gbps Transmitter、2.5GHz PLL、2.5Gbps CDR、PS抖動量測的能力，詳見計畫書內容)
高速序列傳輸電路之自我測試設計、實作、與分析
(2006)
蘇朝琴
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SU CHAU-CHIN
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交通大學電機與控制工程系
本計劃的主要內容在針對高速序列傳輸的自我測試技術，做一個完整的設計，以及透徹的分析。一個高速序列傳輸電路包括有三個重要的模組，鎖相迴路、傳輸器、接收器。這三個模組的自我測試各有不同的重點。鎖項迴路的模組，主要在於時脈抖動的量測，因為這個部份必須達到PS的準確度，這個部份我們已經有初步的結果。在傳輸電路的自我測試上，主要在於眼狀圖眼開 (Eye Opening) 的量測，這裡有兩項工作，一是眼緣 (Eye Transition Edge) 的抖動量測，二是眼高的量測。前一項我們採用數位的方式量測以減少不準度與硬體設計的難度，後者我們將改進我們在ASPDAC 2003邀稿論文中的方法以應用於高速。在接收器的自我測試上則以Jitter Injection Filter 為重點，如何有效而且在管控下控制眼狀圖的眼開大小，這樣我們才能夠測試接收器對信號整合度 (Signal Integrity) 的容忍程度。當三個模組整合起來以後，最為經濟的方法就是迴授錯誤率的測試 (Loop Back Bit Error Rate Test) 。然而這個方法有許多缺陷，例如他無法測知與規格的間的差距，以推估測試的餘域 (Margin)。在此，我們計畫根據前三者所量到的數據，推算BER的餘域，如此才能真正的使用於實際測試上。本計劃預計在三年後，設計一個5~6Gbps的LVDS傳輸接收電路。針對鎖相迴路、傳輸器、接收器我們將各設計一個合適的自我測試模組。整體傳輸接收器部分，我們將設計一個迴授位元錯誤率的測試模組。最後，我們將交叉比對測試結果，推導出一個實際的位元錯誤率與眼開餘域的關係。基本上，我們希望透過實作與實測來做為推導的依據，修正公式推導的盲點，而非以純數學的方式來推導公式，畢竟在PS的領域內，所有的公式推導會面臨到非線性電路特性的極限，就如同奈米級電路設計一般。 (本團隊已經有5Gbps Transmitter、2.5GHz PLL、2.5Gbps CDR、PS抖動量測的能力，詳見計畫書內容)