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    Enhanced tunnel field effect transistor
    (2014-10-07)
    Wang Pei-Yu
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    Tsui Bing-Yue
    An enhanced tunnel field effect transistor includes a substrate, a layer of P-I-N structure, a hetero-material layer, a gate dielectric layer, a gate structure and a spacer, in which the layer of P-I-N structure is disposed on the substrate, the hetero-material layer is disposed on portion of the layer of P-I-N structure, the gate dielectric layer is disposed on the hetero-material layer, the gate structure is disposed the gate dielectric layer and a spacer is disposed on a sidewall of the hetero-material layer, the gate dielectric layer, and the gate structure. The hetero-material layer can increase the tunneling efficiency of the enhanced tunnel field effect transistor to increase the conductor current to improve the enhanced tunnel field effect transistor performance.
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    三維堆疊複晶矽非揮發性記憶體元件技術與分析
    (2013)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    三維堆疊複晶矽非揮發性記憶體元件技術與分析
    (2014)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    三維堆疊複晶矽非揮發性記憶體元件技術與分析
    (2015)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    快閃記憶體是電子產品最重要的記憶單元，為提高記憶容量，記憶元件不斷微縮， 利用電荷捕捉層取代浮動閘極的技術也如火如荼的展開。電荷捕捉式記憶元件的微縮終 究有其極限，因此許多不仰賴電荷儲存的記憶技術應運而生，其中電阻式記憶體(RRAM) 雖然最被看好，然而估計在2020 年之後，才能商品化。如何銜接電荷捕捉式快閃記憶 體和RRAM 之間的空隙，就成為重要課題。近年東芝、三星、旺宏等記憶體大廠都提出 三維結構方案，用較大的元件尺寸增加電荷儲存以及降低干擾。此類元件通道是多晶 矽，晶粒邊界的電荷捕捉陷阱、能量障礙、載子散射，對於記憶體元件有何影響？是亟 待了解的課題。 本計畫擬以三年為期，針對垂直閘極結構的多晶矽記憶體做一通盤了解，包括晶粒 邊界對元件變異的影響、三維記憶體的製作與分析、晶粒邊界缺陷的隨機電報雜訊對記 憶狀態的影響、三維結構的電荷持久與干擾效應等等。第一年度重點為以三維數值模 擬、元件製程開發；第二年度重點為元件記憶特性測試、隨機電報雜訊分析；第三年度 重點為可靠度分析以及記憶性能提升。三維非揮發性記憶體預估在2016 年間開始採用， 本計畫如能順利執行，對於奈米尺度多晶矽元件的物理現象，以及三維記憶體元件的應 用，都可以提供即時幫助。
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    國立交通大學貴重儀器使用中心服務計畫
    (2015)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    奈米碳管網絡薄膜電晶體與奈米碳管網絡導電膜之研究
    (2011)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    自從 1991 年Iijima 發現奈米碳管(carbon nanotubes, CNTs)結構之後，由於其具有相當優異的電、 熱、機械、化學性質，吸引了廣泛的注意。單一單壁奈米碳管製作的碳管場效應電晶體應用在電子 工業是一長遠的目標，短期或中期比較可能的應用是利用大量單壁奈米碳管的平均效應來降低元件 間的變異，亦即碳管網絡薄膜電晶體。碳管網絡薄膜電晶體雖然已經有數年的歷史，但是性能尚不 理想。滲濾理論已經證實可以描述碳管網絡的導電能力，善用滲濾理論，搭配適當的製程條件以及 元件結構，有機會得到性能良好的碳管網絡薄膜電晶體。同樣善用滲濾理論，也可以得到導電率良 好的導電薄膜。因此本兩年期計畫預計以高性能的碳管網絡薄膜電晶體與導電膜為研究對象。 第一年度將先以滲濾理論計算碳管長度、密度、元件閘極長度、寬度對臨界長度的關係，據以決 定碳管塗佈的條件，以及元件長度、寬度的設計範圍，然後實際製作元件驗證。本計畫將以旋轉塗佈 方式製作碳管網絡，以符合低溫製程的需求。元件分為兩類，一為碳管網絡薄膜電晶體(CNT NWTFT)，一為碳管網絡導電膜(CNT NWCF)。元件實作將以矽晶片為基板，元件結構以區域性背閘 極結構為主，以簡化製程限制。第二年度計畫重點是將第一年度開發之低溫碳管網絡薄膜電晶體和碳 管網絡導電膜成果應用於透明可撓式基板，實現奈米碳管透明薄膜電晶體。此外，也深入分析碳管網 絡導電膜的可靠度。 本計畫如順利執行，可以建立高良率、開關電流比之碳管網絡透明薄膜電晶體，具軟性電子產業 應用價值。亦可建立碳管網絡導電膜技術，可製作超薄導電薄膜，在特定用途上取代金屬薄膜。在過 程中所研究的課題，包括滲濾理論、載子傳導機制、低溫製程、可撓式基板製程、低溫測試技術、微 區物性/化性分析等等，都具有學術及產業價值。
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    奈米碳管網絡薄膜電晶體與奈米碳管網絡導電膜之研究
    (2012)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    自從 1991 年Iijima 發現奈米碳管(carbon nanotubes, CNTs)結構之後，由於其具有相當優異的電、 熱、機械、化學性質，吸引了廣泛的注意。單一單壁奈米碳管製作的碳管場效應電晶體應用在電子 工業是一長遠的目標，短期或中期比較可能的應用是利用大量單壁奈米碳管的平均效應來降低元件 間的變異，亦即碳管網絡薄膜電晶體。碳管網絡薄膜電晶體雖然已經有數年的歷史，但是性能尚不 理想。滲濾理論已經證實可以描述碳管網絡的導電能力，善用滲濾理論，搭配適當的製程條件以及 元件結構，有機會得到性能良好的碳管網絡薄膜電晶體。同樣善用滲濾理論，也可以得到導電率良 好的導電薄膜。因此本兩年期計畫預計以高性能的碳管網絡薄膜電晶體與導電膜為研究對象。 第一年度將先以滲濾理論計算碳管長度、密度、元件閘極長度、寬度對臨界長度的關係，據以決 定碳管塗佈的條件，以及元件長度、寬度的設計範圍，然後實際製作元件驗證。本計畫將以旋轉塗佈 方式製作碳管網絡，以符合低溫製程的需求。元件分為兩類，一為碳管網絡薄膜電晶體(CNT NWTFT)，一為碳管網絡導電膜(CNT NWCF)。元件實作將以矽晶片為基板，元件結構以區域性背閘 極結構為主，以簡化製程限制。第二年度計畫重點是將第一年度開發之低溫碳管網絡薄膜電晶體和碳 管網絡導電膜成果應用於透明可撓式基板，實現奈米碳管透明薄膜電晶體。此外，也深入分析碳管網 絡導電膜的可靠度。 本計畫如順利執行，可以建立高良率、開關電流比之碳管網絡透明薄膜電晶體，具軟性電子產業 應用價值。亦可建立碳管網絡導電膜技術，可製作超薄導電薄膜，在特定用途上取代金屬薄膜。在過 程中所研究的課題，包括滲濾理論、載子傳導機制、低溫製程、可撓式基板製程、低溫測試技術、微 區物性/化性分析等等，都具有學術及產業價值。
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    奈米碳管薄膜電晶體研究
    (2006)
    崔秉鉞
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    Tsui Bing-Yue
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    交通大學電子工程系
    軟性電子(flexible electronics)是可能具有產業應用機會的新領域。由於使用的基板 是可撓性的，通常不耐高溫，電子電路製作必須採用低溫製程。由於奈米碳管（CNT） 具有優異的電、熱、機械、化學性質，且CNT 電晶體(CNTFET)的製程包括化學摻雜、 閘極介電質沈積、閘電及沈積、源極/汲極金屬接觸等等都可以是低溫製程，搭配碳管本 身極佳的彈性與可撓性，可望應用在各式基板。本計畫預計以奈米碳管網路薄膜電晶體 (CNT NWTFT) 為研究對象，希望在一年內，建立NWTFT 的製作技術，符合定位且低 溫製程的要求，並利用低接觸阻抗金屬、高介電常數閘極介電質提高元件性能。 本計畫將採取兩種奈米碳管網路的形成方式：旋轉塗佈法以及定位成長法。製作過 程中，將用SEM 觀測碳管密度，用AFM 掃瞄分析碳管直徑分佈，用拉曼散射分析碳管 旋度，用TEM 做更精細的碳管結構觀察。碳管網路的電阻率、NWTFT 的導通電流、 載子遷移率、臨界電壓、次臨界斜率、漏電流等，都是必須測量的參數。碳管密度、碳 管網路製作方式、閘極與源極/汲極重疊程度、金屬種類、閘極介電質種類等製程參數對 前述元件參數的影響也是研究的重點。對於特性較佳的元件，會進一步做低溫測量，探 討載子傳導機制。
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    新穎穿隧電晶體及在其在超低功率生醫電子積體電路之應用 (III)
    (2015)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    新穎穿隧電晶體及在其在超低功率生醫電子積體電路之應用( II )
    (2014)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    新穎穿隧電晶體及在其在超低功率生醫電子積體電路之應用(1/3)
    (2013)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
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    極低蕭基位障與接觸電阻技術之研究(I)
    (2010)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    隨金氧半場效電晶體的尺寸不斷微縮，金屬與源極/汲極的接觸面積也持續縮小， 接觸電阻在整體電晶體的寄生電阻中所佔的比例將會持續上升。欲降低接觸電阻係 數，必須提高接面載子濃度以及降低蕭基位障接面高度。然載子濃度受限於製程溫度 及元素在基板中的固態溶解度，除非更換基板材料，不容易再提高，降低蕭基位障高 度便成為當務之急。 本三年期計畫包含四個部分：極低蕭基位障高度的參數擷取與製程技術、極低接觸 電阻係數的參數擷取與製程技術、三維物性/化性/模擬分析技術、低寄生電阻奈米電晶 體整合技術。 第一年度以建立極低蕭基位障高度以及極低接觸電阻係數的參數擷取技術為主，以 便驗證後續製程技術開發的成效。本年度並將完成蕭基位障元件製作以及接觸電阻係數 的測試結構的設計，並嘗試幾種降低蕭基位障高度的技術。第二年度將延續第一年的進 度，尋求將蕭基位障高度降低到0.4eV 以下，接觸電阻係數3 Ω-μm2 以下的材料與製程 技術，並對各種製程的調變機制進行深入的理論分析。第三年度將整合前兩年度所發展 的低蕭基位障高度以及低接觸電阻技術於奈米尺度電子元件之製作，以驗證降低接觸電 阻對於提升元件性能的作用。 本計畫可以產出蕭基位障高度低於0.4eV、接觸電阻係數低於3 Ω-μm2 的材料與製 程技術，並在30nm 以下的電晶體驗證。此計畫規格符合2007 年ITRS 預估的2016 年 需求，極具學術與產業應用價值。
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    碳摻雜矽奈米線全包覆式閘極元件技術研究
    (2007)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    本計畫主要目標是開發高性能的全包覆閘極(GAA)元件，並對GAA元件的傳導與可 靠度進行分析。為製作GAA元件，必須先開發矽奈米線製作技術，以及奈米線接面、奈 米線金屬矽化物等技術。由於奈米線元件的接觸面積極小，接觸阻抗對元件性能影響至 鉅，本計畫考慮利用碳摻雜減緩雜質擴散以製作淺接面並減少植入缺陷，也利用碳摻雜 產生的伸張應力，縮小能隙，期能降低接觸阻抗。本計畫擬進一步結合鍺摻雜，使能隙 更有效縮小，並提高載子活化率，得到更低的接觸阻抗。因此，第一年度將進行碳植入 對晶格應力的研究，也探討碳植入以及鍺植入對雜質擴散、淺接面特性、接觸阻抗的影 響。於第二年度開發10nm以下的矽奈米線製作技術，探討金屬矽化物奈米線的反應機 制，以及碳摻雜和鍺摻雜對奈米線接面特性以及接觸阻抗的影響。第二年度也將整合各 製程模組，製作具有高介電常數介電質、金屬閘極、金屬矽化物源極/汲極的GAA元件。 第三年度則著力於GAA元件的基本特性、載子遷移、電流傳導分析，並進行可靠度評估。
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    碳摻雜矽奈米線全包覆式閘極元件技術研究
    (2008)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    本計畫主要目標是開發高性能的全包覆閘極(GAA)元件，並對GAA元件的傳導與可 靠度進行分析。為製作GAA元件，必須先開發矽奈米線製作技術，以及奈米線接面、奈 米線金屬矽化物等技術。由於奈米線元件的接觸面積極小，接觸阻抗對元件性能影響至 鉅，本計畫考慮利用碳摻雜減緩雜質擴散以製作淺接面並減少植入缺陷，也利用碳摻雜 產生的伸張應力，縮小能隙，期能降低接觸阻抗。本計畫擬進一步結合鍺摻雜，使能隙 更有效縮小，並提高載子活化率，得到更低的接觸阻抗。因此，第一年度將進行碳植入 對晶格應力的研究，也探討碳植入以及鍺植入對雜質擴散、淺接面特性、接觸阻抗的影 響。於第二年度開發10nm以下的矽奈米線製作技術，探討金屬矽化物奈米線的反應機 制，以及碳摻雜和鍺摻雜對奈米線接面特性以及接觸阻抗的影響。第二年度也將整合各 製程模組，製作具有高介電常數介電質、金屬閘極、金屬矽化物源極/汲極的GAA元件。 第三年度則著力於GAA元件的基本特性、載子遷移、電流傳導分析，並進行可靠度評估。
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    碳摻雜矽奈米線全包覆式閘極元件技術研究
    (2009)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    本計畫主要目標是開發高性能的全包覆閘極(GAA)元件，並對GAA元件的傳導與可 靠度進行分析。為製作GAA元件，必須先開發矽奈米線製作技術，以及奈米線接面、奈 米線金屬矽化物等技術。由於奈米線元件的接觸面積極小，接觸阻抗對元件性能影響至 鉅，本計畫考慮利用碳摻雜減緩雜質擴散以製作淺接面並減少植入缺陷，也利用碳摻雜 產生的伸張應力，縮小能隙，期能降低接觸阻抗。本計畫擬進一步結合鍺摻雜，使能隙 更有效縮小，並提高載子活化率，得到更低的接觸阻抗。因此，第一年度將進行碳植入 對晶格應力的研究，也探討碳植入以及鍺植入對雜質擴散、淺接面特性、接觸阻抗的影 響。於第二年度開發10nm以下的矽奈米線製作技術，探討金屬矽化物奈米線的反應機 制，以及碳摻雜和鍺摻雜對奈米線接面特性以及接觸阻抗的影響。第二年度也將整合各 製程模組，製作具有高介電常數介電質、金屬閘極、金屬矽化物源極/汲極的GAA元件。 第三年度則著力於GAA元件的基本特性、載子遷移、電流傳導分析，並進行可靠度評估。
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    高性能多閘極奈米元件技術
    (2008)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    此三年期計畫將整合過去「金屬閘極金氧半場效電晶體關鍵技術」以及「新型絕緣 層上覆晶奈米元件」兩個三年期計畫成果，開發具單一金屬矽化物、單一金屬閘極、高 介電常數介電質、調變蕭基位障接面、低溫製程(<600°C)等特徵的多閘極元件及相關製 程、測試、分析技術。 由於採用多閘極元件結構，屬於全空乏型元件，可以避免通道區的濃度變異對元件 特性的影響。全空乏型元件對閘極功函數的需求只需要比能隙中間值高低0.2-0.3eV，故 可以採用全金屬矽化閘極加上離子植入調變達成。源極/汲極採調變蕭基位障接面，故 N-型電晶體以及P-型電晶體可以和閘極使用同一種金屬矽化物，利用同一次金屬矽化製 程完成金屬矽化物成長，再利用同一次離子植入，達成接面製作以及閘極功函數調變的 目的。因為離子植入並未損傷矽晶區域，退火溫度可望控制在600°C 左右，抒解金屬閘 極/高介電常數介電質/矽基板間的熱穩定性問題。金屬閘極可以減少聲子散射，降低高 介電常數介電質對通道載子移動率的影響，多閘極元件的(110)側面通道也有提高電洞移 動率的作用。我們相信這樣的元件技術，是最符合45 奈米製程點之後的奈米元件。 第一年度進行金屬矽化物奈米線的製程研究、建立金屬閘極/高介電常數介電質/矽 基板介面分析技術、多閘極元件製作。第二年度將以第一年度建立之IETS 技術探討製 程條件對介面的鍵結狀態的影響，瞭解側面通道表面形貌與載子移動率的關係，探討奈 米金屬矽化物線的製程限制以及接面性質，並以數值模擬分析元件結構。第三年度將根 據第二年度分析結果，整合最適當的製程條件，製作高性能之多閘極奈米元件，並分析 元件射頻特性以及可靠度。
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    高性能多閘極奈米元件技術
    (2006)
    崔秉鉞
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    Tsui Bing-Yue
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    交通大學電子工程系
    此三年期計畫將整合過去「金屬閘極金氧半場效電晶體關鍵技術」以及「新型絕緣 層上覆晶奈米元件」兩個三年期計畫成果，開發具單一金屬矽化物、單一金屬閘極、高 介電常數介電質、調變蕭基位障接面、低溫製程(<600°C)等特徵的多閘極元件及相關製 程、測試、分析技術。 由於採用多閘極元件結構，屬於全空乏型元件，可以避免通道區的濃度變異對元件 特性的影響。全空乏型元件對閘極功函數的需求只需要比能隙中間值高低0.2-0.3eV，故 可以採用全金屬矽化閘極加上離子植入調變達成。源極/汲極採調變蕭基位障接面，故 N-型電晶體以及P-型電晶體可以和閘極使用同一種金屬矽化物，利用同一次金屬矽化製 程完成金屬矽化物成長，再利用同一次離子植入，達成接面製作以及閘極功函數調變的 目的。因為離子植入並未損傷矽晶區域，退火溫度可望控制在600°C 左右，抒解金屬閘 極/高介電常數介電質/矽基板間的熱穩定性問題。金屬閘極可以減少聲子散射，降低高 介電常數介電質對通道載子移動率的影響，多閘極元件的(110)側面通道也有提高電洞移 動率的作用。我們相信這樣的元件技術，是最符合45 奈米製程點之後的奈米元件。 第一年度進行金屬矽化物奈米線的製程研究、建立金屬閘極/高介電常數介電質/矽 基板介面分析技術、多閘極元件製作。第二年度將以第一年度建立之IETS 技術探討製 程條件對介面的鍵結狀態的影響，瞭解側面通道表面形貌與載子移動率的關係，探討奈 米金屬矽化物線的製程限制以及接面性質，並以數值模擬分析元件結構。第三年度將根 據第二年度分析結果，整合最適當的製程條件，製作高性能之多閘極奈米元件，並分析 元件射頻特性以及可靠度。
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    高性能多閘極奈米元件技術
    (2007)
    崔秉鉞
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    Tsui Bing-Yue
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    國立交通大學電子工程學系及電子研究所
    此三年期計畫將整合過去「金屬閘極金氧半場效電晶體關鍵技術」以及「新型絕緣 層上覆晶奈米元件」兩個三年期計畫成果，開發具單一金屬矽化物、單一金屬閘極、高 介電常數介電質、調變蕭基位障接面、低溫製程(<600°C)等特徵的多閘極元件及相關製 程、測試、分析技術。 由於採用多閘極元件結構，屬於全空乏型元件，可以避免通道區的濃度變異對元件 特性的影響。全空乏型元件對閘極功函數的需求只需要比能隙中間值高低0.2-0.3eV，故 可以採用全金屬矽化閘極加上離子植入調變達成。源極/汲極採調變蕭基位障接面，故 N-型電晶體以及P-型電晶體可以和閘極使用同一種金屬矽化物，利用同一次金屬矽化製 程完成金屬矽化物成長，再利用同一次離子植入，達成接面製作以及閘極功函數調變的 目的。因為離子植入並未損傷矽晶區域，退火溫度可望控制在600°C 左右，抒解金屬閘 極/高介電常數介電質/矽基板間的熱穩定性問題。金屬閘極可以減少聲子散射，降低高 介電常數介電質對通道載子移動率的影響，多閘極元件的(110)側面通道也有提高電洞移 動率的作用。我們相信這樣的元件技術，是最符合45 奈米製程點之後的奈米元件。 第一年度進行金屬矽化物奈米線的製程研究、建立金屬閘極/高介電常數介電質/矽 基板介面分析技術、多閘極元件製作。第二年度將以第一年度建立之IETS 技術探討製 程條件對介面的鍵結狀態的影響，瞭解側面通道表面形貌與載子移動率的關係，探討奈 米金屬矽化物線的製程限制以及接面性質，並以數值模擬分析元件結構。第三年度將根 據第二年度分析結果，整合最適當的製程條件，製作高性能之多閘極奈米元件，並分析 元件射頻特性以及可靠度。