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Browsing by Author "Van Lan-Da"

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    以圖型應用為主的用戶端多核心嵌入式系統---子計畫四：用戶端多核心嵌入式系統可程式化三維圖型處理器設計 (I)
    (2011)
    范倫達
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    Van Lan-Da
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    國立交通大學資訊工程學系（所）
    本子計畫的目的在於研發適合用戶端多核心嵌入式系統的高能源效率(Power-Efficiency)可程式化三維圖型處理器，以提供異質多核心(Heterogeneous Multi-core)架構使用，並支援開放式的溝通介面，以配合其它子計畫來完成編譯後的光線追蹤(Ray-Tracing)計算。在此子計畫中，我們會開發頂點快取記憶體機制、紋理快取記憶體機制、混合式紋理壓縮方法、排程優化設計與低功耗方法應用於多個頂點著色器所形成的平行處理器架構，進而提高運算效能與降低功耗以及達到可調式頻寬的要求，再經由諸如OpenCL的介面，實作出具有全域照明特性之光線追蹤運算與rasterization運算的硬體系統設計，使得本子計畫之高能源效率三維圖型處理器可以處理與呈現高畫質的三維圖型與達到可調式之頻寬需求；另一方面，在需要高效能/節能模式的場景中藉由子計畫二之偵測效能與耗電管理監控模式之下，再經由子計畫三之編譯器對子計畫一之三維圖形應用程式運算在光線追蹤或rasterization的成像模式在子計畫四上執行動態切換來達到高效能/節能之成果。第一年之執行摘要如下所述：第一年計畫摘要：計畫的第一年，我們將完成高能源效率單著色核心圖型處理器架構設計與探討適用於光線追蹤的指令集，並將頂點著色器架構設計成針對該指令集的架構，而頂點與紋理快取記憶體與紋理壓縮及控制單元都將與單頂點著色器整合成一完整的三維圖型處理器，發揮應有的功能。在第一年中，我們將與子計畫一合作將光線追蹤的運算分析決定著色器之數目以及與子計畫三合作定義指令集與實現OpenCL Library事宜。該年預期將本子計畫開發之單著色器使用FPGA驗證完畢。
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    可攜式EEG/EKG/fNIRS腦神經影像系統研發暨其整合型生醫感測處理晶片系統設計---子計畫四：低複雜度生醫運算引擎設計與嵌入式平台建置(I)
    (2008)
    范倫達
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    Van Lan-Da
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    國立交通大學資訊工程學系(所)
    本計畫為整合型計畫中的子計畫四-低複雜度生醫運算引擎設計與嵌入式平台建置負責進行整合後端EEG/EKG/fNIRS生醫運算晶片設計與製作和3D醫學影像顯示嵌入式平台的開發。本計畫預計完成低複雜度EEG-ICA晶片架構設計、低複雜度EKG-HRV晶片架構設計、低複雜度可適性影像補插晶片等主要生醫晶片/矽置產、低複雜度3D顯示演算法與晶片，並且結合上述晶片與CIC合作開發的生醫嵌入式平台，達成可攜式與即時EEG/EKG/fNIRS生醫訊號擷取展示的目的。未來三年之執行摘要如下所述： 第一年計畫摘要： 第一年的計畫預計將整個系統平台中的EEG-ICA晶片架構設計、EKG-HRV晶片架構設計、可適性影像補插晶片等主要晶片以低複雜度的方式來完成，首先訂定生醫訊號運算之EEG-ICA、EKG-HRV的規格，而設計的重點將會以降低整體演算法複雜度以及晶片面積最小化為主，並在Concord平台上以FPGA驗證其功能正確性，另一方面，在後端顯示平台上，將會先開發低複雜度3D演算法，為了降低3D演算法所需的記憶體，會在前端加入可適性影像補插晶片來降低因為解析度變大而造成的記憶體使用量和運算量，也達到初步低複雜度的生醫運算引擎與平台的建置。 第二年計畫摘要： 第二年的工作預計將第一年的生醫訊號處理EEG、HRV晶片以可重組化的方式來實現，其目的除了將來能做可調式通道數的多功能晶片之外，也可增加系統單晶片(SOC)的整合度，此外，也將低複雜度3D演算法設計實現為晶片，實現成晶片的目的是讓整體生醫嵌入式系統平台的開發更完整，並朝向將Concord平台客製化發展且同時開始著手於各個IP/單元之間的溝通，因為IP/單元之間有效的溝通可以讓整體平台之效能更好，而本年度的持續工作將以完整的生醫運算引擎平台做為目的，並分析結果進行微調，最後，評估系統功能性與穩定性是否符合當初制定的規格。 第三年計畫摘要： 第三年的工作除了持續進行整體系統進一步的整合工作之外，也各別對可重組化的EEG、HRV處理晶片、可適性影像補插晶片和低複雜度3D醫學影像顯示晶片做功耗最佳化的設計，因為在晶片組整合在一起時，有些記憶體及控制器可以共用來降低整體面積及功耗，並進行完整的IP整合與系統測試及驗證，同時將Concord客製化平台與其他子計畫結合展現總計劃當初訂定的規格。
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    次世代智慧型加護病房照護系統-子計畫八：基於次世代智慧型ICU之生醫訊號處理器與多重生醫資訊顯示整合設計( I )
    (2011)
    范倫達
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    Van Lan-Da
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    國立交通大學資訊工程學系（所）
    在次世代智慧型加護病房(ICU)之電子資訊工程設計上重點包含多重生醫資訊整合顯示、空間域生醫訊號顯示、可程式化生醫訊號處理器、低功耗、即時處理。故本子計畫旨在設計開發1) 可調式高能源效率獨立成分分析演算法及處理器，2) 可程式化生醫用高能源效率繪圖處理器，3)低複雜度腦映射演算法設計，4)終端多重生醫訊號顯示介面。在本子計畫中，我們會將上述新型設計整合於嵌入式平台上展示，以達成智慧型加護病房照護系統。中控端包含可調式化獨立成分分析處理器設計提供後級/使用者針對任意通道之生醫訊號均能分析處理，經由獨立成分分析處理器計算完成之EEG訊號權重矩陣及DOT訊號，將透過生醫用低功率三維繪圖處理器計算三維腦殼映射結果並完成空間域之三維生醫訊號顯示。最後，將所有二維與一維生醫資訊透過整合顯示介面與三維場景共同顯示在嵌入式系統上。第一年之執行摘要如下所述：本子計畫第一年計畫預計開發可調式高能源效率獨立成分分析處理器架構及可程式化生醫繪圖處理單元架構之設計。透過演算法的設計將會知道該獨立成分分析所需要運算種類集合，並依此分析設計該獨立成分分析處理器之指令集。同時生醫用高能源效率三維繪圖處理器之生醫繪圖處理單元之指令與架構會在該年度完成設計。
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    結合生物反饋之新世代腦機介面及其在移動載具控制之應用---子計畫二：智慧型感測系統單晶片設計與嵌入式無線生醫平台開發(I)
    (2007)
    范倫達
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    Van Lan-Da
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    國立交通大學資訊工程學系(所)
    本計畫為整合型計畫中的子計畫一—智慧型感測系統單晶片設計與嵌入式無線生 醫平台開發，負責進行包括腦電波訊號等多生理訊號感測系統單晶片的設計與製作，及 其相對應的嵌入式無線生醫平台整合。本計畫分三年執行，主要基於超大型積體電路系 統單晶片整合設計技術(VLSI-SoC)，除分別製作腦電波應用之前級儀表放大濾波器、生 醫應用之多感測器整合通用型類比數位轉換器、應用於生醫感測網路之低功耗控制處理 器等主要核心電路以外，並結合上述核心電路研究成果，將各項元件縮小、精化，進一 步的整合成為智慧型感測系統單晶片設計；且應用自行設計的晶片，搭配其他商用元 件，開髮結合可攜式、低功耗、無線通訊傳輸等特色的嵌入式無線生醫平台。此平台可 讓子計畫二、子計畫三、子計畫五能獲得完整的通訊介面，且能有效且方便、即時的將 各種生理訊號傳遞給其他運算單元，進而達到完整的設計驗證，達到總計劃所訂定的目 標。未來三年之執行摘要如下所述： 第一年計畫摘要： 第一年的計畫預計使用台積電0.35um 2P4M 標準製程達成整合腦電波應用前級放 大濾波器、多感測器及通用型類比數位轉換器之系統單晶片(SOC)的設計。處理腦電波 訊號方面，由於腦電波屬於低頻訊號，則其相對應的濾波器所使用的被動元件將會相當 龐大，在設計上會利用切換電容方式以降低被動元件的面積；此外，對於量測的環境上 方便在監控腦波訊號時，也將整合晶片式溫度感測電路，能夠同時獲得溫度參數以供參 考；在類比數位轉換器方面，電路設計定位在適合應用在生物醫學領域之多感測器信號 轉換器，因此考量取樣頻率和頻寬等因素以符合不同信號用途；嵌入式系統方面，目前 針對腦波信號偵測平台進行整合電路板的開發，並預計先行整合無線通訊模組，以無線 化為最初步的設計考量。 第二年計畫摘要： 第二年的工作預計將第一年的腦電波信號處理電路，採用台積電0.18um 1P6M 標準 製程進行整體系統的整合工作，其目的除了改良、修正、降低功耗及縮小製程外，將會 結合低功耗處理器以進行智慧型感測器控制以及與通訊元件溝通，本年度亦將開始開發 0.18um 製程，基於Sub-threshold 操作技術之超低功耗邏輯閘，以便在整體電路上降低 功耗；嵌入式系統方面，除了使用第一年所整合的晶片以外，持續的工作將專注於偵測 平台微小化，著重於電源系統及低功耗無線通訊模組之控制及使用，目標在於能使用充 電電池作為電源，能具備長時間待機以及完整無線通訊功能。 第三年計畫摘要： 第三年的工作則是進行整體系統進一步的整合工作，除持續提高感測電路偵測效果 以外，亦將導入0.13um 或90nm 製程之超低功耗邏輯閘電路，在架構上也持續降低處 理器之功率消耗並進行系統特性分析。除此之外，我們亦將針對智慧型的生理電訊號進 行演算法開發，賦予此感測元件自動辨認信號特徵的靈魂，而方便進行進一步的處理。 最後，亦將立足於這幾年的研究經驗，進一步地擘畫未來的研究方向。