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BiCMOS低電壓積體電路設計
(1995)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程研究所
BiCMOS低電壓積體電路設計---產學合作計畫(II)
(1996)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程研究所
CMOS影像感應器(II)
(1999)
吳介琮
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WU JIEH-TSORNG
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交通大學電子工程系
先進之混合信號式電路設計技術開發-子計畫四：高性能類比數位轉換技術(I)
(2011)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
本計畫將研究在奈米CMOS製程下設計高性能的類比數位轉換器（ADC）。雖然是混合訊號式積體電路設計，但我們將強調利用數位信號處理（DSP）的技術來彌補先進製程所造成的非理想效應，進而提升整體系統功能或簡化類比電路。簡化後的類比電路將比較容易設計，可隨著技術演化，而且容易在短時間中移植至不同廠商的製程中。本計畫規劃的研究方向如下：（1）高速Switched-Capacitor Delta-Sigma Modulator；（2）高速Continuous-Time Delta-Sigma Modulator；（3）低雜訊放大器及ADC。我們將設計一個20MHz訊號頻寬85dB SNDR的離散時間式Switched-Capacitor Delta-Sigma Modulator。我們將簡化運算放大器電路，並用數位校正技術來提升解析度以及降低功率消耗。我們將設計一個20MHz訊號頻寬85dB SNDR的Continuous-Time Delta-Sigma Modulator。我們會開發新式電路來補償時脈抖動造成的誤差。我們將設計一個20kHz訊號頻寬90dB SNDR的資料獲取電路。我們會開發新式電路來抵消電晶體的低頻快閃雜訊(Flicker Noise)，用來減低電路的晶片面積以及功率消耗。本計畫所設計的電路皆會以 45 nm 或更先進的 CMOS 製作成晶片並加以量測，以驗證所發展的技術的可行性。所發展的晶片都會以「晶片效能指標」（Chip Performance Index, CPI）來和功能類似的晶片相比較。而本計畫的目標就是追求最佳的 CPI。
前瞻性混合信號式電路設計技術開發-子計畫三：高性能類比數位轉換技術(II)
(2012)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
本計畫將研究在奈米CMOS 製程下設計高性能的類比數位轉換器（ADC）。雖然是混合訊號式積體電路設計，但我們將強調利用數位信號處理（DSP）的技術來彌補先進製程所造成的非理想效應，進而提升整體系統功能或簡化類比電路。簡化後的類比電路將比較容易設計，可隨著技術演化，而且容易在短時間中移植至不同廠商的製程中。本計畫規劃的研究方向如下：（1）高速Switched-Capacitor Delta-Sigma Modulator；（2）高速Continuous-Time Delta-Sigma Modulator；（3）超高速Time-Interleaved ADC。我們將設計一個20MHz 訊號頻寬85dB SNDR 的離散時間式Switched-Capacitor Delta-Sigma Modulator。我們將簡化運算放大器電路，並用數位校正技術來提升解析度以及降低功率消耗。我們將設計一個20MHz 訊號頻寬85dB SNDR 的Continuous-Time Delta-Sigma Modulator。我們會開發新式電路來補償時脈抖動造成的誤差。我們將設計一個取樣率為100 GS/s 解析度至少4-Bit 的超高速Time-Interleaved ADC。我們將使用多路Flash ADC，並開發新式的校正技術來修正A/D 渠道不匹配的問題。本計畫所設計的電路皆會以 45 nm 或更先進的 CMOS 製作成晶片並加以量測，以驗證所發展的技術的可行性。所發展的晶片都會以「晶片效能指標」（Chip Performance Index, CPI）來和功能類似的晶片相比較。而本計畫的目標就是追求最佳的 CPI。
助聽器微機電晶片系統---子計畫五：助聽器類比介面電路(I)
(2006)
吳介琮
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WU JIEH-TSORNG
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交通大學電子工程系
助聽器微機電晶片系統---總計畫(I)
(2006)
吳介琮
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WU JIEH-TSORNG
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交通大學電子工程系
助聽器晶片及系統---子計畫六：助聽器類比介面電路(I)
(2007)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
助聽器晶片及系統---子計畫六：助聽器類比介面電路(II)
(2008)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
助聽器晶片及系統---子計畫六：助聽器類比介面電路(III)
(2009)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
助聽器晶片及系統---總計畫(I)
(2007)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
本計劃將設計並實現一個能放置於耳道內（CIC/ITC, Completely-in-Canal/In-the-Canal）的完整助聽器系統。整個系統的體積要夠小，病人能直接放置於耳內。因為是以電池提供電力，系統要有極低的功率消耗，攜帶者才能長時間使用，而不會感覺不方便。好的助聽器系統通常須要具有可程式性，能根據不同使用者人不同的聽覺反應來調整系統參數。同時它還須要具有適應性，能在環境的變化下還能發揮最佳助聽功能。在系統部分，本計畫將發展高階助聽器所須具備的各項功能，例如聽力補償策略、噪音抑制、回饋音消除等。補償策略是針對華語而設計，包括濾波器信號處理（Filtering Signal Processing）、頻譜整形（Frequency Shaping）、動態範圍壓縮（Dynamic Range Compression）等重要運算。針對噪音及回饋音之抑制，除了發展所需的信號處理技術之外，本計畫將以自行開發之助聽器載具及聲學元件來控制耳道內之音場，並依據實際量測數據建立模擬用之模型，同時也會開發具有自適應能力之方向性麥克風。在硬體部分，本計畫將開發微機電式麥克風及喇叭來做聲學訊號與電學訊號之轉換。本計畫也將開發助聽器專用的 SoC 晶片，此晶片上有「助聽器計算引擎」，配合訊號處理加速器，可執行助聽器之所有運算。這些數位電路必須在功能、可程式性、及消耗功率之間取得平衡。晶片上也會包含類比介面電路，用來將麥克風接收的訊號轉成數位訊號，或將數位訊號轉成類比訊號並驅動喇叭。最後，本計畫會開發可以異質整合的微小型助聽器載具，可以整合聲學元件、晶片，及其他零件成完整之助聽器系統。本計畫的所有電路，除了微機電麥克風及喇叭外，最後將整合於 90 nm CMOS 的單晶片中。以 1 V 電池操作，整體消耗功率不得超過 1 mW。另外，所發展的晶片都會以「晶片效能指標」（Chip Performance Index, CPI）來和功能類似的晶片相比較。而本計畫的目標就是追求最佳的 CPI。
助聽器晶片及系統---總計畫(II)
(2008)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
助聽器晶片及系統---總計畫(III)
(2009)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
奈米CMOS之前瞻射頻類比電路設計---子計畫六：奈米CMOS積體電路之類比數位轉換技術(II)
(2006)
吳介琮
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WU JIEH-TSORNG
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交通大學電子工程系
奈米CMOS之前瞻射頻類比電路設計---子計畫六：奈米CMOS積體電路之類比數位轉換技術(III)
(2007)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
奈米CMOS之前瞻射頻類比電路設計-子計畫六：奈米CMOS積體電路之類比數位轉換技術(I)
(2005)
吳介琮
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WU JIEH-TSORNG
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交通大學電子工程系
本計畫在研究奈米 CMOS 積體電路中的高性能類比數位轉換及數位類比轉換技術。奈米級的 MOS 電晶體有面積小、速度快的優點，及耐壓低、增益小的缺點。主要關鍵是如何利用優點來彌補缺點並提升系統功能。而本計畫則是利用數位電路來彌補並提升類比電路的功能。以比較器為主的 Flash架構可設計出最高速的類比數位轉換器（ADC）。本計畫將會設計一個 6-Bit 2-GS/s Flash ADC。其中新型的比較器設計可以降低功率消耗。Subranging 架構是 Flash 架構的變形，可用來設計較高解析度的 ADC，但會犧牲速度。本計畫將會設計一個 10-Bit 1-GS/s Subranging ADC。以線性放大器為主的 Pipelined 架構，可用來設計高解析度 ADC。但是因為使用了線性放大器，速度會較慢。本計畫將會設計一個 14-Bit 200-MS/s Pipelined ADC。而元件的不匹配問題將以數位訊號處理的方式解決。另外，Time-Interleaved (TI) 的架構可用來提升整體的取樣頻率。而 TI 架構中有關 Gain、Offset、Phase 不匹配的問題，本計畫將提出數位訊號處理的解決方式。本計畫將利用前述的 6-Bit Flash ADC 來組合一個 8-channel 6-Bit 16-GS/s TI ADC。在數位類比轉換器（DAC）部分，本計畫將以 Current-Switching 架構為主。在高速的 DAC 中，Current-Switch 元件會是電路設計的重點。本計畫將會設計一個 6-Bit 4-GS/s 及一個 6-Bit 8-GS/s的 DAC。若要提升解析度，則必須解決元件的不匹配問題，而電路會因此趨於複雜並速度減緩。本計畫將會設計一個 14-Bit 500-MS/s DAC，並且以數位訊號處理的方式解決元件匹配問題。無論是 ADC 或是 DAC 都需要有相對頻率及相對相位精確度的時脈產生器。本計畫將會設計一個用於 8-channel 6-Bit 16-GS/s TI ADC 的時脈產生器。其共有 8 組相位不同的輸出，頻率可達 2 GHz，並且可以微調相位。在高解析度方面，如何量測並降低時脈抖動會是研究重點。本計畫將設計 200 MHz 到 500 MHz 的低抖動時脈產生器。本計畫所設計的電路皆會以 130 nm 或 90 nm 的 CMOS 製作成晶片並加以量測，以驗證所發展的技術的可行性。
奈米CMOS之高性能類比數位混合信號關鍵電路設計技術---子計畫五：數位強化式類比數位轉換技術
(2008)
吳介琮
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WU JIEH-TSORNG
;
國立交通大學電子工程學系及電子研究所
本計畫將研究在奈米CMOS製程下設計高性能的類比數位轉換器（ADC）與數位類比轉換器（DAC）。雖然是混合訊號式積體電路設計，但我們將強調利用數位信號處理（DSP）的技術來彌補先進製程所造成的非理想效應，進而提升整體系統功能或簡化類比電路。簡化後的類比電路將比較容易設計，可隨著技術演化，而且容易在短時間中移植至不同廠商的製程中。本計畫規劃的研究方向如下：（1）快閃式 ADC；（2）管線式 ADC；（3）二階式 ADC；（4）電流切換式 DAC；（5）時序交錯 ADC；（6）時脈抖動量測及補償。我們將設計一個 6-Bit 2-GS/s快閃式（Flash）ADC。其中有數位校正式比較器可以降低功率消耗。我們將設計一個 12-Bit 200-MS/s管線式（Pipelined）ADC。我們將簡化運算放大器電路，並發展非線性校正技術來提升解析度。我們將設計一個 10-Bit 100-MS/s二階式（Two-Step）ADC。此 ADC 综合了快閃式 ADC 與管線式 ADC 的設計技術，可以更進一步地降低功率消耗。我們將設計一個 14-Bit 500-MS/s電流切換（Current-Switching）DAC，並且以數位校正方式解決元件匹配問題。在 ADC 的設計中，除了訊號振幅的解析度，我們還必須留意取樣時序的解析度。例如在時序交錯（Time-Interleaved, TI）ADC 中，取樣相位的不匹配會降低整體 ADC 的解析度。我們將利用前述的 6-Bit Flash ADC 來組合一個 8-channel 6-Bit 16-GS/s TI ADC。而我們將以數位方式來校正取樣相位。另外，高解析度的 ADC 需要有一個低抖動的時脈產生器來產生乾淨的取樣時序。我們則將發展量測時脈抖動的技術，所量測到的時脈抖動資訊可以用來補償 ADC 的數位輸出訊號。如此就不需要一個昂貴的低抖動時脈產生器。本計畫所設計的電路皆會以 90 nm 或更先進的 CMOS 製作成晶片並加以量測，以驗證所發展的技術的可行性。所發展的晶片都會以「晶片效能指標」（Chip Performance Index, CPI）來和功能類似的晶片相比較。而本計畫的目標就是追求最佳的 CPI。
奈米級混合信號式電路技術---子計畫三：應用於奈米CMOS ICs之類比數位轉換技術
(2009)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
奈米級混合信號式電路技術---子計畫三：應用於奈米CMOS ICs之類比數位轉換技術
(2010)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所
智慧型眼鏡助聽器---總計畫暨子計畫四：助聽器超低功率類比積體電路
(2015)
吳介琮
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WU JIEH-TSORNG
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國立交通大學電子工程學系及電子研究所