CMOS精確延遲產生器及其於時序還原的應用

Abstract

本論文描述一種新型的時脈產生電路技術, 它在原本時脈產生電路上再加上一組平均放大器及環狀平均化電阻, 來改善因延遲單元不匹配效應所造成的非線性度; 另外利用電阻的電壓式相位內插, 則能夠直接從環狀平均化電阻中拉出線路而得到更小的相位解析度及更多的輸出相位. 更重要的是, 這一新型的技術能夠應用到所有由延遲單元所構成的時脈產生電路之中. 為了使電阻平均化能達到最佳的效果, 平均放大器必須要有非常高輸出阻抗的特性. 本論文所應用的交叉耦合與二極體式連接負載平均放大器, 由於當負載工作在飽和區中有正負電導相消的特性, 因此可有非常高的輸出阻抗, 而使電阻平均化達到最佳的效果. 基於本論文所提出的系統觀念與電路架構, 可建構出具多相位與高準確度輸出的精確延遲產生器. 本論文的原型系統是使用 TSMC 0.35-um CMOS 製程技術設計與下線. 電源電壓為 3.3 V, 而佈局面積為 1 mm^2. 模擬的結果顯示當精確延遲產生器工作在 125 MHz 時, 可有 256 個( 8-bit )輸出相位, 且相位解析度可達 31.25 ps. 在論文的最後, 將以 Matlab 來模擬此一精確延遲產生器應用在時序還原電路上之可行性. 由於系統相位選擇是藉由八位元數位信號來控制, 因此是可輕易的應用於數位處理之時序還原電路, 而不需額外之數位至類比轉換電路.

This thesis describes a new class of clock generator structures which are based on a set of averaging amplifiers and an averaging ring resistor. These structures can improve the nonlinearity caused by mismatches between successive delay elements, and utilizing voltage-mode phase interpolation, they can produce more output phases and more precise delays with sub-gate delay resolution. The most important is that this novel thchnique can be applied to all clock generator composed of delay elements. In order to achieve optimum averaging effect, the averaging amplifiers must have very high output impedances. This thesis presents a type of averaging amplifier design for approaching high output impedances by using cross-coupled and diode-connected transistor loads. When load devices are in differential mode, the negative conductance cancels the positive, thus presenting high output impedances. Based on the system concepts and circuit architectures proposed in this thesis, an experimental high precision multi-phase precise delay generator prototype was designed and fabricated in a 0.35-um logic CMOS technology. Total power consumption is 74.25 mW from a single 3.3 V supply, and the chip area is 1 mm^2. From the simulation results, the prototype achieves a delay resolution of 31.25ps and 256 ( 8-bit ) output phases while operating at 125 MHz. Furthermore, this thesis uses Matlab to simulate the feasibilities of the timing recovery circuit consisting of this precise delay generator prototype. Due to its 8-bit digital phase select control, it can offer great flexibility in the implementation of digital timing recovery algorithms without using DAC. 1.1 研究動機 1.2 論文組織 2 環狀平均化電阻架構 2.1 簡介 2.2 時脈產生電路之基本概念 2.3 環狀平均化電阻 2.3.1 環狀平均化電阻之工作原理 2.3.2 環狀平均化電阻之定量分析 2.3.3 環狀平均化電阻之模擬結果 2.4 電壓式相位內插電路 2.5 結論 3 延遲產生器基本電路設計 3.1 簡介 3.2 電路設計考量 3.2.1 時脈產生電路的輸出抖動 3.2.2 時脈產生電路的設計考量 3.3 全差動延遲單元電路設計 3.3.1 對稱性負載 3.3.2 延遲單元之偏壓電路 3.3.3 延遲單元與偏壓電路的設計與模擬結果 3.4 平均放大器電路設計 3.4.1 具交叉耦合與二極體式連接負載的平均放大器 3.4.2 平均放大器之偏壓電路 3.4.3 平均放大器與偏壓電路的設計與模擬結果 3.5 結論 4 精確延遲產生器 4.1 簡介 4.2 鎖相迴路與鎖控延遲迴路之架構 4.3 精確延遲產生器的電路架構 4.4 精確延遲產生器基本元件的電路設計 4.4.1 相位偵測器 4.4.2 電荷充放電路 4.4.3 多工器 4.5 精確延遲產生器的晶片實現 4.5.1 輸入時脈轉換電路 4.5.2 工作週期修正電路 4.5.3 輸出級驅動電路 4.5.4 晶片佈局與模擬結果 4.6 結論 5 十億位元乙太網路之時序還原電路 5.1 簡介 5.2 時序還原電路的基本原理 5.3 十億位元乙太網路時序還原電路之架構 5.4 模擬結果 5.5 結論 6 結論與建議 6.1 結論 6.2 未來研究方向