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以資料分析為導向之新型態電子設計自動化研究---子計畫六：應用於最低操作電壓認定與系統錯誤預測之資料探勘平台( I )
(2014)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
利用重新排列掃描元件減低掃描位移功率
(2008)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
掃描設計已是被廣泛使用的可測試性設計技術，它能增加複雜電路的控制能力 (controllability) 與觀察能力 (observability)，使得電路在測試時可得到高度的錯誤涵蓋率 (fault coverage)。有了掃描設計, 被測電路 (circuit under test) 在測試模式下會比在功能模式下產生更多的信號轉變 (signal transitions)。大量的信號轉變會導致過高的功率消耗，進而會造成電路實體上的損壞，或者是被測試電路的可靠度降低，這些現象會降低電路的良率並縮短產品的生命週期。在這個計畫中，我們將發展一個重新排列掃描元件的技術 (scan-cell reordering)，來減少在掃描移動時所產生的信號轉變。不像之前的重新排列掃描元件技術，需要先指定測試集合中不在乎位元的值，我們提出的方案能在保留不在乎位元的前提下，重新排列掃描元件來減少信號轉變。在完成重新排列掃描元件後，我們利用測試圖案填值技術 (pattern-filling technique) 來更進一步減低功率消耗。為了達到這個目標，且讓這個方案可實行，我們所提之技術須擁有下面四項功能: (1) 在未指定測試圖案 (unspecified test patterns) 的狀況下，發現並利用掃描元件間，測試反應的關係性 (response correlation)； (2) 在未指定測試圖案 (unspecified test patterns) 的狀況下，發現並利用掃描元件間，測試圖案的關係性 (response correlation)；(3) 使用掃描資料反轉來增加測試反應和測試圖案的關係性；(4) 考慮並限制重新排列掃描元件所產生的繞線資源。最後，我們會透過實驗，將所提出的重新排列掃描元件技術，與現有論文中的重新排列掃描元件技術做比較。
嵌入式DRAM測試方法
(2009)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
在系統晶片的時代，我們須要有效率且經濟的嵌入式記憶體，研究人員嘗試著將獨立DRAM的優點，帶進系統晶片中。於是，過去的十年當中，許多研究資源已經投入到嵌入式DRAM（eDRAM）的領域，嘗試著將eDRAM對於邏輯製程來說的額外製程負擔降低。然而，現有的文獻裡面，幾乎沒有研究在討論eDRAM的測試，然而傳統獨立式DRAM的測試，是沒有辦法直接用在eDRAM測試上的。既然eDRAM使用了DRAM的記憶體單元以及SRAM的介面，在本計畫當中，我們首先比較eDRAM測試，與獨立式DRAM測試以及SRAM測試的不同。接著我們整理出在eDRAM測試中所需要特別注意的錯誤模型，以及可以測到這些錯誤模型所需的測試圖案。本計畫的主要目標有三：（一）研發出一最短的eDRAM測試演算法；（二）研發出如何有效利用提升溫度，達到降低資料延遲測試在eSRAM測試中的時間；（三）研發出一數學模型，用以估計在使用ECC(錯誤修正碼)的情況下，eDRAM受到磨損瑕疵所產生的瑕疵程度。其中ECC是eDRAM特有，而獨立式DRAM中沒有的功能。
平行運算電子設計自動化技術研究---子計畫六：平行化多核心系統測試方法( III )
(2013)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
平行運算電子設計自動化技術研究-子計畫六：平行化多核心系統測試方法( I )
(2011)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
一直以來，平行化一向是增加系統生產量的最重要原則之一。隨著半導體晶片的效能不斷增加，價格不斷減低，將多個處理器 (或核心) 整合進單一系統中，以增進計算平行化與系統生產量，變成一個更容易可實現、更有效率、並更符合成本之技巧。多核心系統的效能，會嚴重的取決於以下兩點:(1) 記憶體的頻寬，以及 (2) 多核心之間通訊頻寬。為了要分別改善記憶體頻寬與通訊頻寬，過去有許多的研究在討論多埠靜態記憶體 (multi-port SRAM，以及晶片網路 (network-on-chip)。隨著多埠靜態記憶體與晶片網路的技術演進，其所衍生之錯誤模型與測試方法都必須得隨之調整，然而現今文獻中對此並無具體研究成果。因此，本子計畫之主題，將會圍繞在多核心系統中，多埠靜態記憶體測試以及晶片網路測試之上。
平行運算電子設計自動化技術研究-子計畫六：平行化多核心系統測試方法(2/3)
(2012)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
建構有未知值測試回應壓密之最佳化空間壓縮器
(2007)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
由於現代設計中掃瞄單位數量的劇增，掃瞄式測試的測試資料量以及測試時間也都隨之增加。為了要在相同數目的ATE 通訊管道下縮減測試資料量與測試時間，研發人員近年一直很積極地在尋找新的掃入資料壓縮 (scan-in stimulus compression) 與掃出回應壓密 (scan-out response compaction) 的解決方法。對於掃出回應壓密而言，最大的困難點就是處理模擬結果中掃出回應裡的未知值。如果沒有未知值存在，時間壓密器 (例如Multiple Input Signature Registers) 可以將一組無限長的輸入序列壓密成一組固定長度的簽證，而且保證會有一個小到可以被乎略的同名機率。然而，只要掃出回應中有一個未知值存在，整個預期中正確電路的簽證就會變成未知，以致錯誤電路的簽證就沒有辦法被識別出。因此，空間壓密器由於它的抗未知值特性，也就變成掃出回應壓密的重要解法。在這個計畫中，我們首先會分析時間壓密器所產生的遮避效應 (包含錯誤遮避以及未知值遮避) 。第二，我們會嘗試著理論推導出各種不同時間壓密器結構下，各類遮避效應發生的機率。第三，我們會將各類遮避效應發生的機率跟一個直接的測試品質度量做連結，而非像以往的研究報告中與非直接測試品質度量做連結。最後，我們會發展一套自動設計流程，在給定最低可接受之測試品質與可用測試資源之下，來產生最大壓密比率的空間壓密器。
混合式測試回應壓密-結合空間壓密器與未知值阻擋多重輸入位移儲存
(2007)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
在輸入圖樣壓縮（input-stimulus compression）被廣泛研究之後，測試回應壓密（test-response compaction）技術逐漸變成掃瞄測試中，測試資料縮減的瓶頸。測試回應壓密中最主要的障礙，是在於處理模擬結果中的未知值。在本計畫中，我們提出了一個混合式、可容忍未知值的壓密系統，此系統中包含了一個空間壓密器，以及一個阻擋未知值的多重輸入位移暫存器（MISR: Multiple-Input-Signature-Register）。首先，此混合壓密系統是獨立於自動測試圖樣產生器（ATPG）之外的，任合自動測試圖樣產生器所產生之測試集合都可以當做此混合壓密系統之輸入。其次，此混合壓密系統可以保證，其目標錯誤模型的覆蓋範圍會跟沒有壓密之前一樣。再者，此混合壓密系統可以由使用者任意調整其測試回應所被觀察到之比率，進而使得未被模型化錯誤之覆蓋範圍可以受到控制。為了要決定多少比率之測試回應該被觀察到，本計畫亦將研發一個具體量化的方法，來求出應被觀察比率之最低門檻，並保證未被模型化錯誤之覆蓋範圍在一可接受之值以上。最後，一個依據此混合壓密系統所設計之偵錯辦法將會被提出。本計畫亦會實做一系列之實驗，來證明此混合壓密系統之有效性，不論在壓縮比率、額外面積負擔、各類模型化錯誤之覆蓋範圍、以及偵錯之解析度，都會和只用空間壓密器或只用阻擋未知值的多重輸入位移暫存器做比較。
解決工程改變中所產生之輸入扭轉違規與輸出負載違規
(2009)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
為了要縮短進入市場之時間，以及減少先進製程中光罩之費用，只更改繞線之工程改變已經變成一個實際而且吸引人的技術，用來處理漸進式的設計改變。由於可供利用之緩衝器數目有限，新更改之電路常常會違反輸入扭轉限制與輸出負載限制，導致整體設計之時間收斂失敗，或是被延後。在這個計畫中，我們提出了名叫MOESS的方法，將備份的單元加入至連線中做為緩衝器，進而解決輸入扭轉違規與輸出負載違規。MOESS使用兩種插入緩衝器之機制，先將所需要使用之緩衝器降至最低，接著修正任何隨之而來的時間違規。我們所提之方法是建構在一現有之工業界後段工具之上，並可以轉移到其他之後段工具，只要此工具有提供對於其設計資料庫公開存取之介面。
針對粗顆粒多重臨界電壓CMOS技術之電源開關繞線
(2010)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
多重臨界電壓CMOS (MTCMOS) 是一種有效的電源閘控制設計技術，藉由適當的交互使用高臨界電壓與低臨界電壓裝置，同時減低晶片之漏電流功率消耗，並維持晶片所需之表現。然而，現有的文獻當中，並無太多對於MTCMOS技術在後段工具演算法上的討論，而現階段EDA供應廠商，對於MTCMOS技術的支援也還是不夠完整。在這個計畫當中，我們要針對TSMC所使用的粗顆粒MTCMOS技術，設計一個MTCMOS開關繞線的軟體。這個開關繞線軟體的目標包含以下三點，第一，找到一條可行的漢米爾頓路徑 (Hamiltonian path) ，並包含所有的MTCMOS開關，這樣所產生之回應訊號，可以保證所有的MTCMOS開關都有被打開；第二，要讓所有的MTCMOS開關之間的連線，都滿足預設的曼哈頓距離 (Manhattan distance)限制，這樣所產生的MTCMOS開關之輸出負載，可以保證小於時間函數庫 (timing library) 所設定之上線；第三，將總繞線長度降到最低，這樣所產生之繞線負擔，以及喚醒(wake-up)/回應(acknowledge)訊號之回應時間，都可以被最小化。此外，所提出之MTCMOS開關繞線軟體，必須能夠融入現有之後段設計流程中。
鰭狀場效電晶體 (FinFET) 電路之錯誤模型與測試方法
(2015)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
當CMOS技術不斷縮小電晶體元件尺寸，特別是進到22nm以下的技術時，許多重要的晶片製造商如Intel、IBM、及TSMC等皆陸續發表他們在FinFET元件製程的技術。FinFET元件具有許多優異的電性特性。相對傳統的Bulk CMOS而言，它有較低的漏電流、較大的元件開關電流比、高電子移動率、低雜質參雜濃度差異與更小的元件縮小參數。此外，在元件的實現部分，最基本就有兩種元件結構已經被廣泛採用，即栓鎖閘極結構與獨立閘極結構。因著FinFET結構之不同，相對應的FinFET電路設計亦可以多元的設計。許多的設計目標都依序被改善與增進，例如低功耗、高運算速度、多模式工作等等。以學術研究的領域來看，已過的題目大多專注於FinFET元件的設計與相關電路的提出，對於相關量產上所需要的測試方法與流程，該進展仍相當有限，特別是對於已經被發現的專有製程缺陷Gate-LER and Fin-LER等等。本計畫的目標在於分析與尋找在FinFET邏輯電路與記憶體電路中，因為製成缺陷所造成的錯誤行為。並且該錯誤行為是無法在傳統的測試技術中被偵測得到的。為了達到此目標，我們首先建立在Technology-CAD的元件模型。該模型包含3D之FinFET元件，與以上所述的兩種結構，甚至是不同的矽晶格結晶方向。接著在Technology-CAD的模擬，我們抽取該元件層極的錯誤行為並建立該SPICE模型與SPICE層級描述子電路。基於這些缺陷描述子電路，我們可以分析在邏輯電路與記憶體電路中，製程缺陷對於系統的影響，並進而發展相關測試技術方法。最後，我們也將該所需要的測試電路設計、ATPG技術與演算法建立納入討論。
鰭狀場效電晶體 (FinFET) 電路之錯誤模型與測試方法
(2013)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所
鰭狀場效電晶體 (FinFET) 電路之錯誤模型與測試方法
(2014)
趙家佐
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Chao Mango Chia-Tso
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國立交通大學電子工程學系及電子研究所