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具可重覆使用智財之可組態可擴充特殊應用導向數位訊號處理架構
(2002)
紀翔峰
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HSIANG-FENGCHI
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交通大學電信工程系
前瞻性可程式化正交頻分調變(OFDM)數位訊號處理核心技術之研究
(2003)
紀翔峰
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HSIANG-FENGCHI
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國立交通大學電信工程學系
前瞻性多頻多模收發機之數位前端處理技術(I)
(2003)
紀翔峰
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HSIANG-FENGCHI
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國立交通大學電信工程學系
創新數位訊號率轉換演算法及無乘法器電路架構之研究
(2005)
紀翔峰
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HSIANG-FENGCHI
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交通大學電信工程系
隨著近年來新無線通訊標準及服務的快速問世，軟體無線電(Software Define Radio, SDR)的發展越來越受到注意，為了能支援多重無線系統的發收，軟體無線電終端設備(SDR terminal)必須要能處理多重模式之無線電訊號，然而這些無線電訊號具不同chip率或符號率且往往是由不同主(master) clock率來產生地的，因此數位式訊號率轉換器(digital sample rate converter)是不可或缺的元件。傳統上，訊號率轉換器做法是利用可調分式延遲內插濾波器(arbitrary factor fractional delay interpolation filter)來完成數位式重新取樣的動作，為了提供近線性相位(quasi-linear phase)及低振幅失真(low amplitude distortion)之有效頻寬，我們往往需要一個很長的分式延遲內插濾波器，所需的硬體成本及耗電量會很大，此外，一般利用多項式內插之分式延遲濾波器需要全域精確之乘法器硬體，會無法對高取樣率之寬頻訊號做高速處理。本計畫將研究全新之數位式訊號率轉換演算法，目的是針對軟體無線電終端設備提出具低成本及耗電量之無乘法器訊號率轉換電路架構。在本計畫中，我們將提出兩個創新之數位式訊號率轉換演算法，一個是利用利用多重解析度(Multi-resolution) B-spline之降階數內插演算法，另一個是利用頻譜可塑(spectrally-shaped)取樣演算法，所提出之兩個演算法將有效地降低運算複雜度而不會影響訊號品質，此外，為實現硬體，我們亦發展一低成本以平行CIC(Cascaded Integrator Comb)濾波器架構。本計畫欲延續先前之計畫並以其為基礎，將研究重點著重在創新之數位式訊號率轉換演算法及無乘法器電路架構，並對所產生的訊號與傳統方式之產出加以比較分析，以展現所提出方法之優異。我們已經發展出初版之降階數B-spline數位內插濾波器(簡稱ROBDI)。目前正進行其均方誤差(MSE)分析及頻譜可塑取樣號率轉換系統之研發及效能評估。
軟體無線電之數位前端訊號處理技術研究(I)
(2004)
紀翔峰
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HSIANG-FENGCHI
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交通大學電信工程系
近年來由於網際網路及無線通訊的快速需求，越來越多無線傳輸系統及標準問世，為了支援多重標準多模式傳輸系統於單一平台，軟體無線電(Software Define Radio, SDR)因而隨之興起，這種利用軟體來重新組態(reconfigurable)硬體使其能支援多重無線系統發收的概念引起目前世界上重要的研究機構的重視並投入相當的人力進行研究。其中一個重要主題是如何提供適當的軟體無線電硬體平台，為了滿足系統所需的龐大運算量，並提供足夠的重新組態能力，一個具可程式化訊號處理器(programmable DSP)及可重組態硬體加速器(Reconfigurable Hardware Accelerator)的混合架構被認為最佳的單晶片解決方案，然而為實現此架構，可重組態的前端無線信號處理(front end signal processing)是必須的功能，因為它必須能處理多重標準及系統的無線信號，傳統的作法是使用多個射頻及類比電路模組來支援多重無線信號，此作法需要及高的硬體成本並不實際，有效的作法是將無線信號先進行中頻數位化(IF digitization)，利用可重組態數位降頻 (digital downconversion)、數位式訊號率轉換(digital sampling rate conversion)及數位頻道選擇(digital channelization)等快速前端數位信號技術，以數位方式來支援多重系統標準之無線信號，降低成本，並避免由射頻電路所造成的信號失真。本計畫欲延續先前之計畫並以其為基礎，進一步針對前端數位信號技術加以研究，產出具體的研究成果，計畫中將對前端數位信號技術加以研究並研發適合高速電路之運算架構，其主要題目包括: (1) 快速低成本數位降頻器(Digital DownConverter, DDC)及訊號合成器(Direct Digital Synthesizer, DDS) 。 (2) 具低運算量之高效能訊號率轉換器(Sample Rate Converter, SRC) 。 (3) 用於時間同步(Timing recovery)之低成本可調分式延遲內插率波器(Arbitrary Factor Fractional Delay Interpolation) 。針對以上題目，目前我們已有初步的解決方式，我們將會提出一個修正板 CORDIC 演算法來避免在運算旋轉角度時的減法借位傳遞(carry propagation)問題，減低critical path 加快電路速度，配合布式(Booth)或canonic signed digit 等編碼，我們可得到一個低成本CORDIC 電路來應付高訊號率之數位降頻工作。我們也將提出一個低成本以平行CIC(Cascaded Integrator Comb)率波器架構為主之訊號率轉換器電路，利用多重解析度(Multi-resolution) B-spline 及頻譜可塑(spectrally-shaped)取樣時間振動(sampling jitter)等技術，我們將發展更佳的訊號率轉換演算法，使我們能用較低成本的運算架構就能來提供高效能的訊號率轉換器，同樣的技術也將運用在發展高效能可調分式延遲內插率波器電路上。此計畫的主要目標是要發展前瞻的數位訊號處理技術使其能實現成為合乎成本效益的積體電路，最終目的是將數位前端處理積體電路與射頻及類此前端電路整合為完整系統。