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Browsing by Author "HSU TERNG-YIN"

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    GreenArmy：綠色微雲伺服系統晶片平台技術-子計畫六：綠色微雲伺服系統晶片上全數位功率及熱能偵測與管理之硬體設計( I )
    (2011)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
    本計畫欲支援多核心系統之偵測與控制管理硬體架構，此子計畫的主軸在於結合嵌入式多核心系統設計實現軟體定義多輸出入鎖相迴路(software-defined multi-input multi-output phase-locked loop； MIMO SDPLL) 設計，並實現可支援 Cloudlet server on chip 之相關偵測與控制管理所需硬體，例如：溫度偵測、電流偵測、快速時脈調整及電壓開關，以提供不同virtual machine (VM)對性能需求與省電目標。本子計畫在技術上主要分為三個方面研究議題著手，其中包含全數位溫度偵測器(all-digital thermal sensor)、全數位電流偵測器(all-digital current sensor)與軟體定義多輸出入鎖相技術(MIMO-PLL)。此架構特色在 (1) 軟體定義多輸出入鎖相迴路(MIMO SDPLL): 將多個全數位偵測器(TED)和全數位震盪器(DCO)結合中央處理器以形成軟體定義多輸出入鎖相迴路軟體，此鎖相迴路不需使用其他運算單元，以降低實際PLL 硬體的套數。 (2) Shared All-Digital Thermal and Current Sensor: 開發可同時支援SDPLL 所需時脈輸出、相位偵測和時間偵測，並具備溫度和電流偵測功能之矽智產(silicon IP)以提供管理軟體使用。 (3)利用分享Cloudlet server on chip 的處理核心同時處理多個MIMO-PLL 運算，並分配其他不同核心所需之不同時脈的控制，藉由管理軟體的動態分配MIMO-PLL 運算可進一步提高多時脈輸出入的運作效率。
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    LOW-LATENCY ARC-TANGENT CALCULATION STRUCTURE AND CALCULATION METHOD THEREOF
    (2012-04-26)
    HSU TERNG-YIN
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    LAI WEI-CHI
    The present invention provides a low-latency arc-tangent calculation structure and a calculation method thereof. The arc-tangent calculation structure comprises two lookup tables, a subtractor, a sign comparator, a numerical comparator and a shift encoder. The present invention divides the coordinate system into a plurality of sectors for simplifying the lookup tables. The first lookup table is used to perform logarithmic transformation so as to replace a divider with a subtractor. The second lookup table integrates an exponentiation table and an angle table to translate the output of the subtractor into arc-tangent value θ. Then, θ is shifted to a correct angle according to the output of the shift encoder.
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    METHOD FOR DISPLAYING A GRAPHIC INTERFACE WITH MESSAGE/NOTIFICATION, APPARATUS, AND NON-TRANSITORY COMPUTER-READABLE MEDIUM
    (2014-09-18)
    HSU TERNG-YIN
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    LAI WEI-CHI
    Disclosure is related to a method for displaying a graphic interface with message/notification, an apparatus, and a computer-readable storage device. It is featured that a graphic interface is displayed on a screen of a mobile device for showing one or more messages/notifications in one limited area. This interface allows a user to preview the message before clicking the link. After that, the full content can be read while the link is opened. The method includes firstly parsing the received message/notification and retrieving the content, format, and the correlated software program. Based on numbers, formats and the correlated software programs of the messages, the content displayed onto a graphic interface is arranged. On the graphic interface, one or more preview content of the messages/notifications having profiles of specifying one or more software programs are provided for the user to click for viewing the full content.
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    可應用於多通道傳輸之泛用型基頻處理器與關鍵矽智產之訊號演算法研究
    (2006)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系(所)
    泛用型多通道傳輸(MIMO)無線基頻處理器如何兼顧系統效能與功率銷耗是設計上 的關鍵。系統上必須符合任一模式下之基本效能，功率消耗則必須維持單一模式之功率 為基本系統目標。因此在符合這兩大原則之下，必須以一系統的考量來達到成本的降 低。由於資料格式必須符合在標準規範之下，因此在系統上必須以不同的角度重新考量 基頻處理器之架構，並修改所需的關鍵同步模組和其所對應之訊號演算法，使其無論是 操作在IEEE 802.11n、IEEE 802.16、IEEE 802.11a/b/g、MC-CDMA、MIMO-CDMA、4G 任一模式之下都可符合系統要求，因此在泛用型MIMO 系統考量之下，提升同步迴路 的效能並降低訊號演算法的運算成本以降低泛用型基頻處理器架構的複雜度。 本研究計劃的重點，主要將建立低功率、泛用型MIMO 系統的設計平台，發展所需 的同步關鍵技術，完成泛用型基頻處理器 － 以參數化為設計平台考量，把關鍵通訊技 術與低功率系統以矽智產(IP)的方式實現，並整合成單一系統晶片(SOC)而其相關矽智 產，以硬體描述語言的方式實現（Synthesizable HDL source codes），提高系統設計的可 攜性。其目的在於增進系統性能、縮短研發時程、降低設計複雜度及減少研發成本。
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    可應用於多通道傳輸之泛用型基頻處理器與關鍵矽智產之訊號演算法研究
    (2007)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系(所)
    泛用型多通道傳輸(MIMO)無線基頻處理器如何兼顧系統效能與功率銷耗是設計上 的關鍵。系統上必須符合任一模式下之基本效能，功率消耗則必須維持單一模式之功率 為基本系統目標。因此在符合這兩大原則之下，必須以一系統的考量來達到成本的降 低。由於資料格式必須符合在標準規範之下，因此在系統上必須以不同的角度重新考量 基頻處理器之架構，並修改所需的關鍵同步模組和其所對應之訊號演算法，使其無論是 操作在IEEE 802.11n、IEEE 802.16、IEEE 802.11a/b/g、MC-CDMA、MIMO-CDMA、4G 任一模式之下都可符合系統要求，因此在泛用型MIMO 系統考量之下，提升同步迴路 的效能並降低訊號演算法的運算成本以降低泛用型基頻處理器架構的複雜度。 本研究計劃的重點，主要將建立低功率、泛用型MIMO 系統的設計平台，發展所需 的同步關鍵技術，完成泛用型基頻處理器 － 以參數化為設計平台考量，把關鍵通訊技 術與低功率系統以矽智產(IP)的方式實現，並整合成單一系統晶片(SOC)而其相關矽智 產，以硬體描述語言的方式實現（Synthesizable HDL source codes），提高系統設計的可 攜性。其目的在於增進系統性能、縮短研發時程、降低設計複雜度及減少研發成本。
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    應用於多視角立體視訊之多核心超微型通訊系統研究---子計畫四：多天線可重置多執行緒寬頻無線處理架構與技術開發(I)
    (2010)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
    家用微型基地台(Femtocell)是突破大型基地台在室內有很嚴重的衰減和覆蓋率不佳的問題的解決 方案，為了因應室內的多視點3D 高畫質多媒體視訊傳輸所需要的Gigabits 等級傳輸速率。發展家 用高速多媒體微型基地台(Multi-Gigabits Multimedia Femtocell)並且兼顧效能、整合與彈性這三大原 則是實作上的一大挑戰。 本計畫的研究重點有下列幾項特點：一、設計高效能多執行緒無線基頻處理器(WPU)以提供高運 算處理能力和可重製化(Reconfigurable)的特性；二、使用多輸入多輸出偵測建立LTE-A based 16 x 16 MIMO-OFDM 平台達成超十億位元級傳輸速度的目標，並發展適用之波束成形(Beam-forming) 的技術；三、發展高速傳輸模式下之對抗射頻與通道非理想效應基頻演算法及核心同步技術；四、 利用多核心陣列處理器實現高效能無線基頻處理器的軟體無線電(SDR)以提供基頻演算法快速驗 證平台。 在三年的計畫當中，我們將在第一年度開發LTE-A based 16 x 16 MIMO-OFDM 家用高速多媒體微 型基地台之基頻訊號處理器架構和各核心同步技術演算法之設計。第二年度則以多核心陣列處理 器數位訊號處理板實現LTE-A based 16x16 MIMO-OFDM 高效能無線基頻處理器的軟體無線電驗 證平台，進而驗證所提出之基頻訊號處理演算法的效能。第三年則著重於Corss-layer 系統整合， 並配合其他子計畫的規格，對無線基頻演算法做硬體與效能上的最佳化，以期能達成整體計畫預 期之目標。
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    次世代智慧室內無線五十億級位元傳輸率之基頻傳收機技術應用與隨機運算IP-子計畫四：適用於十億位元以上之基於隨機信號前瞻頻域多模無線處理器架構研究( I )
    (2011)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
    隨著無線區域網路(Wireless Local Area Network，WLAN)的新標準IEEE 802.11ac以及IEEE 802.11ad開始制定，無線區域網路也進入了每秒十億位元的高傳輸速度的時代；IEEE 802.11ad為了提升使用者的使用經驗，將傳輸速率提升至60GHz，而IEEE 802.11ac為了同時能支援更多的使用者，也加入了多使用者多輸入多輸出(Multi-User Multi-In Multi-Out，MU-MIMO)的概念。整合多種國際標準，本計畫提出了一頻域多模無線處理器(Multi-mode Frequency Domain Wireless Processor Unit，Multi-mode FD-WPU)，可依照使用者之使用狀態。為了能夠降低硬體複雜度以及提高系統之利用率，本計畫提出集合共用運算邏輯單元以及可配置記憶體架構之無線處理器架構。
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    無線回程網路之關鍵矽智產設計---全頻域強健同步器與基於通道品質之適應性波束成形器
    (2016)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
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    無線回程網路之關鍵矽智產設計---全頻域強健同步器與基於通道品質之適應性波束成形器
    (2015)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
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    硬體惡意行為檢測技術研究
    (2012)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系（所）
    積體電路(1C)受到惡意的電路架構改建或參數規格改變就稱為惡意電路(malicious circuit)或稱硬體木馬(hardware Trojan horse)，這些改變造成該電路可能降低執行效率、 洩漏資訊甚至使整個系統停擺，為了檢測IC中是否被植入硬體木馬，本計畫預計除了 採用旁通道訊號分析技巧以外，另外在設計IC時會採用design-for-trojan-test的方式， 在1C加入額外小型自我檢測電路，由這些電路的輸出取得新的分析參數，取得多組IC 之輸出參數，比較並確認是否有某組IC之參數明顯的與其他IC不同，藉此判斷是否 其中有硬體木馬的存在的可疑性，其設計重點在於比較時考量PVT的變異，尤其在深 次奈米製程上對於PVT變異更為敏感，如何訂定判斷標準的臨界值，以提升檢測的可 靠度，同時使用該方法會增加製程所需的面積以及降低電路的工作效率，如何在設計 中取得平衡點，也是重要一項挑戰。
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    適用於無線視訊娛樂之多系統融合及節能技術---子計畫三：抗脈衝干擾之多天線傳輸系統相關同步與通道補償演算法之研究(I)
    (2007)
    許騰尹
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    HSU TERNG-YIN
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    國立交通大學資訊工程學系(所)
    MIMO-OFDM 多天線無線系統中，兼顧效能與功耗是設計上的關鍵。因此在符合這 兩大原則之下，必須以系統考量來達到降低功耗並兼顧性能的提升。由於許多國際單位 已開始制定高傳輸速率標準規範，因此如何能夠發展新規範的8x8 MIMO-OFDM 系統， 達成高傳輸速率並參與國際標準制定為一大挑戰，而其中提升同步上的效能以及降低通 道的影響將對MIMO-OFDM 基頻處理器的效能是非常關鍵的因素。 本研究計劃的重點，主要考量如何發展 8x8 MIMO-OFDM 基頻接收器中之同步處理 的正確性、抗脈衝干擾及通道補償演算法，在系統考量之下探討同步區塊操作在靜止或 移動模式之下的特性，以瞭解移動效應對整個8x8 MIMO-OFDM 系統及訊號有何影響， 發展所需的低功耗關鍵技術，建立8x8 MIMO-OFDM 無線平台－ 以參數化為設計考 量，把關鍵技術以IP 的方式實現，並完成無線驗證。其目的在於增進系統性能、縮短 研發時程、降低設計複雜度並參與國際標準制定。
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