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Browsing by Author "Hong Hao-Chiao"

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    Device for accurately measuring amplifier's open-loop gain with digital stimuli
    (2012-02-07)
    Hong Hao-Chiao
    A device capable of receiving one or more digital stimulus signals and accurately measuring an open-loop gain of an amplifier comprises: a digital charge converter (DCC), a charge integrator, an A/D converter, a control logic circuit and an arithmetic logic unit (ALU). The DCC and the charge integrator are composed of a plurality of switches, one or more sampling capacitor, at least one integrating capacitor and an operational amplifier under test (OPAUT) with a single-ended output or differential-ended outputs. The DCC, the charge integrator, and the A/D converter are controlled by control signals generated by the logic control circuit and can be reconfigured as a first-order Sigma-Delta modulator capable of receiving at least one of the digital input stimulus signals. The ALU calculates the open-loop gain of the OPAUT with single-ended output or differential-ended outputs according to the digital stimulus signals and the digital output of the first-order Sigma-Delta modulator.
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    Digital-to-analog converter (DAC) circuit and weight error estimation/calibration method thereof
    (2014-09-16)
    Hong Hao-Chiao
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    Wang Yu-Shien
    The present invention discloses a DAC circuit and a weight error estimation/calibration method thereof. In the method, an output switching circuit dynamically selects several conversion cells (at least containing know weight conversion cells (KWCC)) as a reference conversion cell group (RCCG) from all conversion cells, and dynamically selects at least one unknown weight conversion cell (UWCC) from all UWCCs. An ADC digitalizes the difference of the output of RCCG and the sum of the outputs of the UWCCs, and inputs the result to a digital controller. The digital controller controls the input of the RCCG according to the output of the ADC to make the output of the RCCG approximate the output of the UWCC. The digital controller uses the outputs of the ADC to work out the actual weights of the UWCCs and stores the actual weights in a calibration memory.
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    Method for estimating capacitance weight errors and successive approximation analog to digital converter using the same
    (2014-12-09)
    Hong Hao-Chiao
    ;
    Hsieh Tsung-Yin
    A successive approximation (SA) analog-to-digital converter (ADC) capable of estimating its own capacitance weight errors includes a comparator, a capacitor set, a switch set and a controller. The capacitor set includes a primary capacitor array including a plurality of binary-weighted capacitors, and a secondary capacitor array including a plurality of binary-weighted capacitors with known capacitance weights. The controller controls the switch set and repeats the steps of pre-charging the primary capacitor array, redistributing electric charges to the primary capacitor array and the secondary capacitor array, and performing a successive approximation binary searching on the primary capacitor array and the secondary capacitor array to calculate the capacitance weight error of each capacitor in the primary capacitor array. The calculated capacitance weight errors are used for calibrating the output of the successive approximation ADC.
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    具通信功能之車用功率系統晶片---子計畫一：車用電源線通訊系統之類比前端積體電路設計(I)
    (2008)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系(所)
    本子計畫所提出之應用於車用電源線通訊系統之 transceiver 的基本架構包含一 signal conditioning circuits、一個 anti-aliasing filter、一個類比數位轉換器 (ADC) 、與一個數位類比轉換器(DAC)。 對發射端(transmitter end)而言，通訊訊號經由基頻處理器(baseband processor)處 理後，送至DAC 轉成類比訊號，再藉由AC coupling 電容偶合至DC power line 上。 對接收端(receiver end)而言，先藉由AC coupling 電容將電源線上之通訊訊號的共模 訊號調整至適當位準後，再經signal conditioning circuits 與 anti-aliasing filter 處理，將訊號調整制適當位準並將雜訊作初步濾除，最後將輸出送至ADC 轉成數位訊號 後，再交由基頻處理器處理。 經初步估算，該ADC 需具備10 位元解析度與10MS/s 的取樣率方能提供所需的通訊頻寬。 對於如此的規格而言可能的ADC 架構包含積差式調變器(Sigma-Delta modulator)、管 線式(pipelined)類比數位轉換器、與循序逼近式(successive approximation)類比數 位轉換器。然而，受限於電池的有限容量，我們必須儘可能降低各元件的功耗。管線式 類比數位轉換器與積差式調變器皆需要運算放大器作為基本元件而積差式調變器更需 要適當的超頻取樣率(oversampling ratio)，所以兩者的耗能可能較高。另一方面，循 序逼近式類比數位轉換器不需要高效能的運算放大器，可以大幅降低類比數位轉換器的 功耗。 故在本計畫之在第一年之中，我們將實現一個具備10 位元解析度與10MS/s 的取樣率的 低耗能循序逼近式類比數位轉換器，其功耗小於1mW。 由於汽車內之雜訊非常嚴重，在設計signal conditioning circuits 與 anti-aliasing filter 時，必須設法解決雜訊問題。而雜訊問題又與通訊通道模型有關。所以本計畫在 計畫的第二年將粗估該通訊通道模型下並據以進行signal conditioning circuits 與 anti-aliasing filter 的設計，完成雛型製作。 同時，我們也將在第三年完成該數位類比轉換器，並將所設計之電路與其他子計畫成果 進行整合，完成整合型系統晶片。並將實地展示系統運作。
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    具通信功能之車用功率系統晶片---子計畫一：車用電源線通訊系統之類比前端積體電路設計(II)
    (2009)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系(所)
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    具通信功能之車用功率系統晶片---子計畫一：車用電源線通訊系統之類比前端積體電路設計(III)
    (2010)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系（所）
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    應用於無線感測網路之超低耗能無線微感測模組的設計與製作---子計畫五：可數位測試設計超低耗能類比數位轉換器(I)
    (2006)
    洪浩喬
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    Hong Hao-Chiao
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    交通大學電機與控制工程系
    如何提高速度與降低耗能一直是電路設計工程追求的目標。隨著晶片製造技術的進 步，近年以來，電路處理速度已有顯著的提升。例如通用處理器已可操作在3GHz 以上 的速度。然而，對於許多的感測應用，例如生物信號感測系統而言，電路處理速度並非 主要考慮，電路耗能才是最重要的考量。以野生動物偵搜應用為例，常見的方式是在動 物身上裝設無線電發射器以利追蹤。由於更換電池不易，發射器電路的低耗能更顯重 要。總計畫-無線感測網路超低耗能無線微感測模組之發展與製作對於構成之電路就有 這樣的要求。 類比數位轉換器對總計畫-無線感測網路超低耗能無線微感測模組之發展與製作而 言，是一個關鍵性電路，整個系統的準確度由本類比數位轉換器所決定，再加上感測電 路所提供的類比信號非常微弱，易受外界環境雜訊甚至於信號藕合的干擾，使得此混合 訊號電路成為是系統上最為脆弱的部份。由於目標系統所能提供的電能十分有限，因此 需要發展特殊的電路設計技巧，以節省耗能。 在總計劃的目標模組中所有子計劃的結果，必須整合在一微小化的模組中，如何測 試便成了一個問題；再加上在超低耗能類比電路中，由於信號受低電壓源的限制，其雜 散效應分離與雜訊壓抑均非易事。任何測試環境的負載都會嚴重影響其操作特性，加入 全數位可測試設計以解決環境雜訊干擾乃勢在必行。由於類比電路的全數位化可測試架 構的設計仍屬啟蒙階段，目前為止尚無系統化之設計方法可循，是一個頗具挑戰性的研 究題目。 本計畫要提出的是發展新的超低耗能電路設計技巧與全數位化類比可測試類比數 位轉換器電路架構，實現一個至少具備八位元解析度，工作在一伏特，且僅消耗三十微 瓦的超低耗能全數位化可測試類比數位轉換器，並整合於無線微感測模組之中。 本年度的計劃執行至今，我們已經使用0.18um CMOS 製程設計出一個可操作在一伏 特且僅耗13.77 μW 的 8 位元 100KS/s SAR-type 的類比數位轉換器，該類比數位轉換 器完全符合系統規格。預計在明年下線製作以驗證設計。基於這樣的成果，我們有信心 可在 接下來的兩年內完成計畫目標。
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    超低耗能可測試性設計類比數位轉換器(I)
    (2004)
    洪浩喬
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    Hong Hao-Chiao
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    交通大學電機與控制工程研究所
    如何提高速度與降低耗能一直是電路設計工程追求的目標。隨著晶片製造技術的進 步，近年以來，電路處理速度已有顯著的提升。例如通用處理器已可操作在3GHz 以上 的速度。然而，對於許多的應用，例如生物信號感測系統而言，電路處理速度並非主要 考慮，電路耗能才是最重要的考量。以野生動物偵搜應用為例，常見的方式是在動物身 上裝設無線電發射器以利追蹤。由於更換電池不易，發射器電路的低耗能更顯重要。總 計畫-永續操作智慧型微感測系統就有這樣的要求。 類比數位轉換器對總計畫-永續操作智慧型微感測系統而言，是一個關鍵性電路， 整個系統的準確度由本類比數位轉換器所決定，再加上類比信號非常微弱，易受外界環 境雜訊甚至於信號藕合的干擾，使得此類比電路成為是系統上最為脆弱的部份。 由於目標系統電源由微機電架構供應，其所能提供的電能十分有限，因此需要發展 特殊的電路設計技巧，以節省耗能。在降低數位電路的耗能上，已有許多的研究成果發 表。另一方面，如何降低類比電路的耗能，仍是一個尚待開發的研究題目。就架構上而 言不同的類比數位轉換器架構對相同的解析度而言，有不同的耗能表現，值得我們進行 詳細的分析。就電路設計而言，傳統的電路設計技巧可能無法達成超低耗能的目標。一 個可能的解決方案是使電晶體工作在次截止 (Sub-threshold) 電壓區。 在超低耗能類比電路中，由於信號受低電壓源的限制，其雜散效應分離與雜訊壓抑 均非易事。任何測試環境的負載都會嚴重影響其操作特性，加入全數位可測試設計以解 決環境雜訊干擾乃勢在必行。由於類比電路的全數位化可測試架構的設計仍屬啟蒙階 段，目前為止尚無系統化之設計方法可循，是一個頗具挑戰性的研究題目。 本計畫要提出的是發展新的超低耗能電路設計技巧與全數位化類比可測試架構，實 現一個至少具備八位元解析度，工作在一伏特，且僅消耗三十微瓦的超低耗能全數位化 可測試類比數位轉換器，並整合於目標系統之中。
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    適用於使用開路放大器設計之低功率管線式類比數位轉換器的數位校正方法
    (2008)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系(所)
    隨著CMOS 製程不斷的進步，電晶體的通道越來越小，因而使得電晶體之間的特性差 異度越來越大。以65nm 製程為例，電晶體通道內的原子數只有數百個之譜。任何原子 排列的差異，將嚴重影響元件的匹配度，造成電路特性與模擬的極大差異。也因此， 各式可製造性設計(design-for-manufacturing)技術近來成為數位電路設計的重要研究課 題。 對於類比電路設計而言，使用先進製程設計的難度更是大為增加。首先，電晶體的短 通道效應造成其本質增益(intrinsic gain) 降低至10 左右。另外，為了維持可靠度，先 進製程的供應電壓已降至一伏特以下，許多傳統的設計技巧如堆疊結構(cascade configuration)已不再適用。而元件電氣特性的大幅漂移，更是類比電路設計工程師的夢 靨。舉例而言，如何保證電流鏡(current mirror)的輸出入電流比值不會因電晶體的電氣 特性的大幅漂移而改變幾乎是不可能的事。因此，我們需要發展出新的設計方法以克 服種種問題。 類比數位轉換器為大多數系統的基礎構成電路之一。而管線式類比數位轉換器為眾多 架構之中相當受歡迎的一種，它具備有低耗能、可提供中高速取樣率、與中高解析度 的能力。然而，即便是使用如0.35um 等舊製程，管線式類比數位轉換器的解析度仍受 限於電路元件的匹配度，很難超過10 位元。 使用數位校正方法來設計管線式類比數位轉換器是一種可行的方案 其觀念是不論元 件特性如何飄移，若我們可以在不影響電路正常工作的情形下以數位方式測量得製作 出的電路特性與預期的不同處，那我們就可以利用數位方法將元件特性漂移所造成的 誤差從輸出減去，最後便能得到正確的結果。換言之，藉由加入少許數位校正電路， 我們不再需要高效能且高耗能的類比電路，因此可以簡化類比電路設計。此外，如果 該數位校正方法可以同時校正線性與非線性誤差，那麼我們可以更進一步使用開路放 大器取代傳統使用負回授的電路來設計管線式類比數位轉換器，以獲得低功耗、高頻 寬、與小面積的優點。此種數位校正方法特別適用於先進製程，因為先進製程的數位 電路更小、更便宜、且更快速。 因此，本計畫所要提出的是發展出一種適用於使用開路放大器管線式類比數位轉換器 的數位校正方法，藉由此方法來實現低功率、低晶片成本、高解析度、與高取樣率的 管線式類比數位轉換器。計畫目標分為三年： 在第一年中我們將發展出適用於使用開路放大器之管線式類比數位轉換器的數位校正 方法，並藉由行為模型驗證。我們的目標在於解決已知數位校正方法的缺點例如過於 複雜或對輸入訊號有不切實際的假設等，並且可以在背景(background)執行校正的數 位校正方法。 在第二年內，我們將以0.18μm 的製程技術進行類比及數位電路設計，並完成電路佈 局，實現一個12-bits，200-MS/s，150mW 的開迴路導管式類比數位轉換器，且完成 晶片量測。我們也將藉由測試結果，分析電路行為是否與理論相符。 基於第二年的設計經驗與分析結果，我們將在第三年內以90nm 的製程技術實現一個 可操作在500-MS/s，具12-bits 解析度，僅耗100mW 的開迴路導管式類比數位轉換器， 並完成量測驗證。 基於我們在類比數位轉換器的設計與測試的經驗，我們有信心可以順利完成本計畫。
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    適用於使用開路放大器設計之低功率管線式類比數位轉換器的數位校正方法
    (2009)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系(所)
    隨著CMOS 製程不斷的進步，電晶體的通道越來越小，因而使得電晶體之間的特性差 異度越來越大。以65nm 製程為例，電晶體通道內的原子數只有數百個之譜。任何原子 排列的差異，將嚴重影響元件的匹配度，造成電路特性與模擬的極大差異。也因此， 各式可製造性設計(design-for-manufacturing)技術近來成為數位電路設計的重要研究課 題。 對於類比電路設計而言，使用先進製程設計的難度更是大為增加。首先，電晶體的短 通道效應造成其本質增益(intrinsic gain) 降低至10 左右。另外，為了維持可靠度，先 進製程的供應電壓已降至一伏特以下，許多傳統的設計技巧如堆疊結構(cascade configuration)已不再適用。而元件電氣特性的大幅漂移，更是類比電路設計工程師的夢 靨。舉例而言，如何保證電流鏡(current mirror)的輸出入電流比值不會因電晶體的電氣 特性的大幅漂移而改變幾乎是不可能的事。因此，我們需要發展出新的設計方法以克 服種種問題。 類比數位轉換器為大多數系統的基礎構成電路之一。而管線式類比數位轉換器為眾多 架構之中相當受歡迎的一種，它具備有低耗能、可提供中高速取樣率、與中高解析度 的能力。然而，即便是使用如0.35um 等舊製程，管線式類比數位轉換器的解析度仍受 限於電路元件的匹配度，很難超過10 位元。 使用數位校正方法來設計管線式類比數位轉換器是一種可行的方案 其觀念是不論元 件特性如何飄移，若我們可以在不影響電路正常工作的情形下以數位方式測量得製作 出的電路特性與預期的不同處，那我們就可以利用數位方法將元件特性漂移所造成的 誤差從輸出減去，最後便能得到正確的結果。換言之，藉由加入少許數位校正電路， 我們不再需要高效能且高耗能的類比電路，因此可以簡化類比電路設計。此外，如果 該數位校正方法可以同時校正線性與非線性誤差，那麼我們可以更進一步使用開路放 大器取代傳統使用負回授的電路來設計管線式類比數位轉換器，以獲得低功耗、高頻 寬、與小面積的優點。此種數位校正方法特別適用於先進製程，因為先進製程的數位 電路更小、更便宜、且更快速。 因此，本計畫所要提出的是發展出一種適用於使用開路放大器管線式類比數位轉換器 的數位校正方法，藉由此方法來實現低功率、低晶片成本、高解析度、與高取樣率的 管線式類比數位轉換器。計畫目標分為三年： 在第一年中我們將發展出適用於使用開路放大器之管線式類比數位轉換器的數位校正 方法，並藉由行為模型驗證。我們的目標在於解決已知數位校正方法的缺點例如過於 複雜或對輸入訊號有不切實際的假設等，並且可以在背景(background)執行校正的數 位校正方法。 在第二年內，我們將以0.18μm 的製程技術進行類比及數位電路設計，並完成電路佈 局，實現一個12-bits，200-MS/s，150mW 的開迴路導管式類比數位轉換器，且完成 晶片量測。我們也將藉由測試結果，分析電路行為是否與理論相符。 基於第二年的設計經驗與分析結果，我們將在第三年內以90nm 的製程技術實現一個 可操作在500-MS/s，具12-bits 解析度，僅耗100mW 的開迴路導管式類比數位轉換器， 並完成量測驗證。 基於我們在類比數位轉換器的設計與測試的經驗，我們有信心可以順利完成本計畫。
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    適用於使用開路放大器設計之低功率管線式類比數位轉換器的數位校正方法
    (2010)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系（所）
    隨著CMOS 製程不斷的進步，電晶體的通道越來越小，因而使得電晶體之間的特性差 異度越來越大。以65nm 製程為例，電晶體通道內的原子數只有數百個之譜。任何原子 排列的差異，將嚴重影響元件的匹配度，造成電路特性與模擬的極大差異。也因此， 各式可製造性設計(design-for-manufacturing)技術近來成為數位電路設計的重要研究課 題。 對於類比電路設計而言，使用先進製程設計的難度更是大為增加。首先，電晶體的短 通道效應造成其本質增益(intrinsic gain) 降低至10 左右。另外，為了維持可靠度，先 進製程的供應電壓已降至一伏特以下，許多傳統的設計技巧如堆疊結構(cascade configuration)已不再適用。而元件電氣特性的大幅漂移，更是類比電路設計工程師的夢 靨。舉例而言，如何保證電流鏡(current mirror)的輸出入電流比值不會因電晶體的電氣 特性的大幅漂移而改變幾乎是不可能的事。因此，我們需要發展出新的設計方法以克 服種種問題。 類比數位轉換器為大多數系統的基礎構成電路之一。而管線式類比數位轉換器為眾多 架構之中相當受歡迎的一種，它具備有低耗能、可提供中高速取樣率、與中高解析度 的能力。然而，即便是使用如0.35um 等舊製程，管線式類比數位轉換器的解析度仍受 限於電路元件的匹配度，很難超過10 位元。 使用數位校正方法來設計管線式類比數位轉換器是一種可行的方案 其觀念是不論元 件特性如何飄移，若我們可以在不影響電路正常工作的情形下以數位方式測量得製作 出的電路特性與預期的不同處，那我們就可以利用數位方法將元件特性漂移所造成的 誤差從輸出減去，最後便能得到正確的結果。換言之，藉由加入少許數位校正電路， 我們不再需要高效能且高耗能的類比電路，因此可以簡化類比電路設計。此外，如果 該數位校正方法可以同時校正線性與非線性誤差，那麼我們可以更進一步使用開路放 大器取代傳統使用負回授的電路來設計管線式類比數位轉換器，以獲得低功耗、高頻 寬、與小面積的優點。此種數位校正方法特別適用於先進製程，因為先進製程的數位 電路更小、更便宜、且更快速。 因此，本計畫所要提出的是發展出一種適用於使用開路放大器管線式類比數位轉換器 的數位校正方法，藉由此方法來實現低功率、低晶片成本、高解析度、與高取樣率的 管線式類比數位轉換器。計畫目標分為三年： 在第一年中我們將發展出適用於使用開路放大器之管線式類比數位轉換器的數位校正 方法，並藉由行為模型驗證。我們的目標在於解決已知數位校正方法的缺點例如過於 複雜或對輸入訊號有不切實際的假設等，並且可以在背景(background)執行校正的數 位校正方法。 在第二年內，我們將以0.18μm 的製程技術進行類比及數位電路設計，並完成電路佈 局，實現一個12-bits，200-MS/s，150mW 的開迴路導管式類比數位轉換器，且完成 晶片量測。我們也將藉由測試結果，分析電路行為是否與理論相符。 基於第二年的設計經驗與分析結果，我們將在第三年內以90nm 的製程技術實現一個 可操作在500-MS/s，具12-bits 解析度，僅耗100mW 的開迴路導管式類比數位轉換器， 並完成量測驗證。 基於我們在類比數位轉換器的設計與測試的經驗，我們有信心可以順利完成本計畫。
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    Item type:Item,
    適用於心電圖應用之微瓦級1伏十位元類比數位轉換器設計
    (2007)
    洪浩喬
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    Hong Hao-Chiao
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    國立交通大學電機與控制工程學系(所)
    隨身用心電圖(ECG)紀錄器是無線感測網路重要的應用之一。在第三年總計劃規劃 的目標之中，所提出的超低耗能無線感測器模組應用的範圍新增了ECG 的應用，其所 需的類比數位轉換器的解析度需要提高至十到十二位元。但由於解析度越高，其雜訊和 一些元件不匹配所產生之影響越嚴重，再加上解析度每增加一個位元則功率就增加兩倍 之關係，使得要達到高解析且低耗能之類比數位轉換器成了一大難題了。考慮到必須竭 盡可能降低其所消耗之功率，採用循序近似式類比數位轉換器來完成是一個可行的辦 法。但是為達成十位元以上的解析度，必須在低電壓下克服比較器無可避免的飄移 (offset)、電容匹配、信號踢回(singal kicked-back) 、與信號穿透(signal feed-through)等問 題。本計畫要提出的是發展超低耗能電路設計技巧，用來實現一個十位元以上解析度， 工作在一伏特以下，且僅消耗十五微瓦以下之類比數位轉換器。基於之前的超低耗能八 位元類比數位轉換器的成功經驗，我們有信心在本年度內順利完成計畫目標。