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ACTIVE GUARD RING STRUCTURE TO IMPROVE LATCH-UP IMMUNITY
(2015-11-05)
KER MING-DOU
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TSAI HUI-WEN
An active guard ring structure is provided, which is applicable to improving latch-up immunity during the latch-up current test (I-test). The proposed active guard ring structure comprises an I/O circuit and an active protection circuit, wherein the I/O circuit receives a trigger current via an input pad and generates a corresponding bulk current since being triggered. The active protection circuit, connected between the I/O circuit and a core circuit, detects whether the trigger current is a positive or negative current pulse. When an intensity of the trigger current is larger than a threshold value, the active protection circuit controls the I/O circuit to provide a sink or compensation current so as to neutralize the bulk current and to reduce the net current flowing into or sourced from the core circuit, thereby increasing the latch-up resistance and immunity of the core circuit.
SELF-RESET TRANSIENT-TO-DIGITAL CONVERTOR AND ELECTRONIC PRODUCT UTILIZING THE SAME
(2013-06-20)
KER MING-DOU
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Yen Cheng-Cheng
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CHEN Tung-Yang
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Tsai Ching-Ling
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Chen Shih-Fan
A self-reset transient-to-digital convertor which includes at least one transient detection circuit is disclosed. The transient detection circuit, coupled between a first power line and a second power line, includes at least one voltage drop unit, a current amplifier unit, and a time control unit. When an ESD event occurs, the voltage drop unit is conducted to pass through an ESD current. The current amplifier unit, coupled between the voltage drop unit and the first power line, is conducted by the ESD current to set the level of a first node. The time control unit, coupled between the first node and the second power line, is configured to gradually drain the ESD current away. Wherein, each of the transient detection circuit generates a digital code according to the level of the first node.
先進之混合信號式電路設計技術開發-子計畫五：先進之靜電放電防護技術開發(I)
(2011)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
在電子產品的可靠度方面，可靠度不僅影響產品良率，不良產品的使用上更有危害使用人安全之虞，電子產品的可靠度要求只會隨著晶片功能複雜度的成長而更為嚴苛，而對於電子產品中的晶片而言，靜電放電是影響其可靠度的最主要因素。在積體電路靜電放電防護中，晶片的高靜電放電耐受度，為其主要的指標，然隨著互補式金氧半導體製程技術持續進步，電晶體的各項製作參數的規格尺寸將隨之縮小，換言之，其元件耐受度亦將大幅降低，而在射頻電路的應用發展不斷提升操作頻率下，製作上需更要考量具低電容與低損耗的設計，在這些嚴刻的條件下，射頻積體電路的靜電放電防護設計，將會帶來更大的挑戰，需要有更進一步的探討和研究解決方法。另外，為了提高系統晶片的整合度，系統晶片的製作對於高壓互補式金氧半製程的需求日與劇增，但是在高壓製程中，因為製程製作複雜的影響，高壓元件本身的靜電放電防護能力偏低，為了提高系統晶片的可靠度，高壓製程的靜電放電防護能力同樣更需要進一步研究和改善。在完成積體電路相關之靜電放電防護的改善後，高壓製程的可靠度問題進一步需要針對的是安全操作區域的研究，此目標不同於高壓製程元件之靜電放電防護設計，主要在探討元件在正常工作時，電路功能操作與操作環境所帶來對於元件的影響，而根據不同的電路功能操作與操作環境調查出元件可正常運作之臨界點與界限，各臨界點所歸納出的特性曲線，即定義為安全操作區域。由於高壓製程的嚴刻操作環境，即使已經符合靜電放電規範之測試，高壓元件還必須具有穩健的安全操作區域，因此緊接在靜電放電防護設計後，加強安全操作區域將又是另一項挑戰，在高壓製程下製作的系統晶片中，高壓元件具有完善的靜電放電防護和穩健的安全操作區域範圍下，電子產品才能具備實際應用價值和競爭力。
先進之混合信號式電路設計技術開發-總計畫(I)
(2011)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
本整合型研究計畫有幸能夠集合國內從事無線傳輸電路設計之專家、高速連結技術之專家、高性能濾波技術之專家、高性能類比數位轉換技術之專家、以及積體電路可靠度技術之專家，共同成立整合型研究團隊從事「先進之混合信號式電路設計技術開發」整合型研究計畫的研發工作，藉由各相關領域專家之合作，使用奈米級積體電路製程開發先進之混合信號式電路所需之各種核心技術。本計畫之整合，除了專業技術互補連接之外，最重要之目的是研究資源之整合。本整合型研究計畫主持人組成共同之研究群，所有學生之座位及實驗設備均共同分享使用，同學間交流非常密切。本整合型研究計畫所發展的核心技術非常貼近現今臺灣積體電路設計產業之實際需求，為目前國內積極推動的混合信號式積體電路產業中不可或缺的重要技術。而參與本計畫執行的工作人員能培養最新進的混合信號式電路設計技術，將可成為積體電路產業之高級設計人才，以提昇國內積體電路設計產業之競爭力。
前瞻性混合信號式電路設計技術開發---總計畫暨子計畫五：前瞻性靜電放電防護技術開發
(2015)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
前瞻性混合信號式電路設計技術開發---總計畫暨子計畫五：前瞻性靜電放電防護技術開發
(2014)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
前瞻性混合信號式電路設計技術開發-總計畫暨子計畫四：前瞻性靜電放電防護技術開發(I)
(2012)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
在電子產品的可靠度方面，可靠度不僅影響產品良率，不良產品的使用上更有危害使用人安全之虞，電子產品的可靠度要求只會隨著晶片功能複雜度的成長而更為嚴苛，而對於電子產品中的晶片而言，靜電放電是影響其可靠度的最主要因素。在積體電路靜電放電防護中，晶片的高靜電放電耐受度，為其主要的指標，然隨著互補式金氧半導體製程技術持續進步，電晶體的各項製作參數的規格尺寸將隨之縮小，換言之，其元件耐受度亦將大幅降低，而在射頻電路的應用發展不斷提升操作頻率下，製作上需更要考量具低電容與低損耗的設計，在這些嚴刻的條件下，射頻積體電路的靜電放電防護設計，將會帶來更大的挑戰，需要有更進一步的探討和研究解決方法。另外，為了提高系統晶片的整合度，系統晶片的製作對於高壓互補式金氧半製程的需求日與劇增，但是在高壓製程中，因為製程製作複雜的影響，高壓元件本身的靜電放電防護能力偏低，為了提高系統晶片的可靠度，高壓製程的靜電放電防護能力同樣更需要進一步研究和改善。在完成積體電路相關之靜電放電防護的改善後，高壓製程的可靠度問題進一步需要針對的是安全操作區域的研究，此目標不同於高壓製程元件之靜電放電防護設計，主要在探討元件在正常工作時，電路功能操作與操作環境所帶來對於元件的影響，而根據不同的電路功能操作與操作環境調查出元件可正常運作之臨界點與界限，各臨界點所歸納出的特性曲線，即定義為安全操作區域。由於高壓製程的嚴刻操作環境，即使已經符合靜電放電規範之測試，高壓元件還必須具有穩健的安全操作區域，因此緊接在靜電放電防護設計後，加強安全操作區域將又是另一項挑戰，在高壓製程下製作的系統晶片中，高壓元件具有完善的靜電放電防護和穩健的安全操作區域範圍下，電子產品才能具備實際應用價值和競爭力。
奈米CMOS之前瞻射頻類比電路設計---子計畫二：奈米CMOS射頻類比電路之可靠度設計與研究(II)
(2006)
柯明道
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KER MING-DOU
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交通大學電子工程系
奈米CMOS之前瞻射頻類比電路設計---子計畫二：奈米CMOS射頻類比電路之可靠度設計與研究(III)
(2007)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
奈米CMOS之前瞻射頻類比電路設計---總計畫(II)
(2006)
柯明道
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KER MING-DOU
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交通大學電子工程系
奈米CMOS之前瞻射頻類比電路設計---總計畫(III)
(2007)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
奈米CMOS之前瞻射頻類比電路設計-子計畫二：奈米CMOS射頻類比電路之可靠度設計與研究(1I)
(2005)
柯明道
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KER MING-DOU
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交通大學電子工程系
在射頻積體電路(RF IC)的應用上，靜電放電防護電路(ESD protection circuit)不只需要夠高的靜電放電損壞臨界電壓，以確保其足夠的靜電放電防護性能，還必須擁有夠低的寄生電容值與電阻值，以降低電阻電容延遲(RC delay)，隨著積體電路製程的演進，互補式金屬氧化合物半導體元件之閘極氧化層越來越薄，電晶體閘極所能承受之崩潰臨界電壓日益下降，而且射頻電路的工作頻率日益升高，如何在20GHz～60GHz 的高頻段中，設計能及時提供有效靜電放電路徑的靜電放電防護電路，並降低由靜電放電防護電路導致的雜訊，將會是一個重要的研究主題。隨著CMOS 製程由深次微米 (deep submicron)進步到奈米(nanometer)，系統操作電壓也由以往的3.3V 到現今小於 1V，許多元件和電路系統上的問題也隨著製程的進步一一浮現，以系統應用規格而言並沒有隨著製程進步隨之將操作電壓隨之往下降，這是因為低電壓操作類比電路設計設計十分困難，另一方面也因為系統的操作電壓並沒有隨之往下降，造成在系統晶片所使用的製程上能需要以往較高電壓的元件，以避免CMOS 元件遭受破壞進而影響電路系統的性能，然而增加能承受較高電壓的元件需要額外的製程與光罩，增加了系統晶片製程成本。這些問題隨著製程越先進也越來越嚴重。本計畫將以130nm～90nm 之奈米CMOS 技術建立靜電放電防護元件的高頻元件模型，設計具有靜電放電防護能力之射頻積體電路，並設計在20GHz~60GHz 具有良好阻抗匹配與極小寄生電容值的射頻積體電路之靜電放電防護電路，與具有低寄生電容值與高銲線固著度的銲墊(pad)，以及新型態具有慢波速(slow-wave)傳遞特性之傳輸線。最後，將設計具有靜電放電防護電路的低雜訊放大器、混波器，與功率放大器，以提供射頻積體電路實際產品之應用。除此之外，本計畫將研究並設計新型操作電壓低於1V 的能隙參考電壓產生器電路，提出新型低電壓能隙參考電壓產生電路設計方法，並將研究深次微米中CMOS 元件本身遭受破壞後對類比電路設計中一些重要參數上的改變，發展出新型的電路設計技巧來避免在奈米CMOS 可能發生的可靠度問題。最後，並針對在奈米CMOS 製程中閘極漏電流對類比積體電路的影響做深入的分析並提出補償方法。預計完成的主要電路元件有：慢波速傳輸線之阻抗匹配、適用於20GHz ～60GHz 靜電放電防護元件模型、新型低電壓能隙參考電壓產生器、新型奈米製程類比積體電路設計技術。本計畫主要研究主題包括 : 1. 慢波速傳輸線之阻抗匹配 (Impedance Matching with Slow-Wave Transmission Line)：具有慢波速傳遞特性之新型態傳輸線，憑藉慢波速傳遞的特性，可以使用較短的傳輸線長度，達成與傳統方式相同的阻抗匹配效果。 2. 適用於20GHz～60GHz 靜電放電防護元件模型 (ESD Protection Device Suitable for 20GHz～60GHz )：將建立適合使於20GHz～60GHz 的高頻段之靜電放電防護元件模型搭配子計劃一建立的射頻電路元件模型，達到輸入阻抗匹配與靜電放電防護電路設計共同設計(co-design)的目標。 3. 低電壓能隙參考電壓產生器 (Low Supply Voltage Bandgap Reference)：低電壓能隙參考電壓產生器的目的在於提供足夠的一個穩定請和溫度變化無關的標準參考電壓源，以降低溫度變化對CMOS 電路元件的影響，對整個系統的性能有決定性的影響，並針對電路輸出電壓的溫度係數的特性改善外，也將設計使其有較高的電源雜訊拒斥比。 4. 新型奈米製程類比積體電路設計技術 (New Analog Integrated Circuit Design of Nanometer CMOS Technology)：新型奈米製程類比積體電路設計技術的目的在於提供一個新的設計技術，改善在奈米CMOS 製程元件本身的可靠度和閘極漏電流問題對類比積體電路所產生的影響。
奈米CMOS之前瞻射頻類比電路設計-總計畫(I)
(2005)
柯明道
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KER MING-DOU
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交通大學電子工程系
本整合型研究計畫集合國內從事電晶體射頻與類比元件模型之專家、無線傳輸電路設計之專家、射頻頻率合成技術之專家、超寬頻濾波技術之專家、超高速類比數位轉換技術之專家、以及積體電路可靠度技術之專家，共同成立一研究團隊來從事『奈米CMOS 之前瞻射頻類比電路設計』整合型研究計畫的研發工作，藉由各相關領域專家之合作，開發前瞻射頻類比電路之各種設計核心技術，並培訓此無線傳輸領域之高素質研究人員與技術人才。本整合型研究計畫之研究成果及人才培訓，對我國未來無線通訊積體電路設計產業的技術提升具有十足助益。本整合型研究計畫包含六個子計畫，分別是（1）奈米CMOS 高頻與類比元件模型研發；（2）奈米CMOS 射頻類比電路之可靠度設計與研究；（3）奈米CMOS 技術之20-60GHz 射頻前端關鍵性積體電路之研究與設計之研究與技術；（4) 奈米CMOS 積體電路之頻率合成器技術；（5) 奈米CMOS 積體電路之超寬頻頻道選擇濾波器技術；（6) 奈米CMOS 積體電路之類比數位轉換技術。本計畫之整合，除了專業技術互補連接之外，另一重要之目的是研究資源之整合。本整合型研究計畫之實驗設備（例如工作站和量測儀器）均共同使用，本計畫研究群學生的座位都在相鄰地方，學術研究會因為研究人員朝夕相處而容易相互交流。子計畫雖各有不同的主題，但基本技能卻是共通的，對於射頻元件都必須深入瞭解，而且也都會使用到同樣的射頻量測技術。本整合型研究計畫所編列之大項儀器設備採購，全部統一集中放置於共同實驗室，各子計劃之研究生會配發門卡，以達儀器設備研究資源之整合應用與管理。
奈米CMOS之高性能類比數位混合信號關鍵電路設計技術---子計畫二：極低寄生電容之靜電放電防護技術以應用於超高速/超高頻積體電路
(2008)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
追求更高的工作速度是射頻積體電路設計不斷努力的方向。在元件製程進入奈米領域之後，射頻電晶體的操作頻率也得以順利地提昇。然而在奈米CMOS 製程中，靜電放電（ESD）對射頻積體電路之可靠度的影響愈來愈嚴重，因此必須設計出適當的靜電放電防護電路，以避免射頻積體電路遭受靜電放電轟擊而損壞。由於靜電放電防護電路必須置於射頻積體電路之輸入與輸出接點，所以靜電放電防護電路的寄生電容必須納入電路設計的考量中。除了輸入與輸出接點的靜電放電防護電路必須經由特殊設計以降低寄生電容，另一項重要的設計內容便是電源箝制靜電放電防護電路。搭配快速導通並擁有低箝制電壓的電源箝制靜電放電防護電路，可縮小輸入點上的靜電放電防護元件尺寸。然而在奈米製程中，電源箝制靜電放電防護電路中之靜電放電偵測電路有嚴重的漏電問題，所以針對靜電放電偵測電路必須有創新的設計。本計畫擬在 90-nm~45-nm 之奈米CMOS 技術中，建立靜電放電防護元件的高頻元件模型，開發積體電路輸入輸出端靜電放電防護元件之標準單元，並搭配阻抗匹配電路，以提供射頻及高速積體電路實際產品之應用。此外，本計畫擬開發超低漏電之靜電放電偵測電路，以解決電源箝制靜電放電防護電路中靜電放電偵測電路的漏電問題。
奈米CMOS之高性能類比數位混合信號關鍵電路設計技術---總計畫
(2008)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
本整合型研究計畫集合國內從事電晶體射頻與類比元件模型之專家、無線傳輸電路設計之專家、高速連結技術之專家、高性能濾波技術之專家、高性能類比數位轉換技術之專家、以及積體電路可靠度技術之專家，共同成立一研究團隊來從事『奈米CMOS 之高性能類比數位混合信號關鍵電路設計技術』整合型研究計畫的研發工作，藉由各相關領域專家之合作，開發前瞻類比、射頻與混合信號電路之各種設計核心技術，並培訓可開發各項高性能關鍵性電路之高素質研究人員與技術人才。本整合型計畫擬針對各個關鍵性電路進行最佳化設計，因此將可依需求整合為符合各種新型有線或無線傳輸界面之前端電路。設計完成之各高頻與高性能關鍵性電路將實際下線製作，並驗證其性能。本整合型研究計畫之研究成果及人才培訓，對我國未來無線通訊、混合信號積體電路設計與高性能傳輸界面設計的技術提升具有十足助益。本整合型研究計畫包含六個子計畫，分別是(1) 奈米CMOS 射頻與混合訊號模型研發應用於超低功耗與低雜訊設計；(2)極低寄生電容之靜電放電防護技術以應用於超高速/超高頻積體電路；(3)奈米CMOS 技術之60~110-GHz 射頻前端關鍵性積體電路研究與設計；(4)奈米CMOS 之高頻寬高線性度類比濾波器電路設計技術；(5)數位強化式類比數位轉換技術；(6)用於高密度高速連結系統之矽光電積體電路。本整合型研究計畫七位主持人組成共同之研究群，所有學生之座位及實驗所需之軟硬體設備 (如工作站和量測儀器)均共同使用，真正達成資源共享與密切合作，讓各子計畫的執行人員更容易進行技術交流，並避免儀器閒置或重複採購之浪費。
奈米級混合信號式電路技術---子計畫四：奈米級CMOS製程之積體電路靜電放電防護技術
(2010)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
奈米級混合信號式電路技術---子計畫四：奈米級CMOS製程之積體電路靜電放電防護技術
(2009)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
奈米級混合信號式電路技術---總計畫
(2009)
柯明道
;
KER MING-DOU
;
國立交通大學電子工程學系及電子研究所
奈米級混合信號式電路技術---總計畫
(2010)
柯明道
;
KER MING-DOU
;
國立交通大學電子工程學系及電子研究所
智慧型仿生系統之晶片系統平台技術開發---子計畫三：應用於智慧型仿生系統晶片之高壓輸入/輸出電路設計(I)
(2008)
柯明道
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KER MING-DOU
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國立交通大學電子工程學系及電子研究所
本計畫將針對總計畫之智慧型仿生系統之晶片系統平台技術開發，設計應用於智慧型仿生系統晶片之高壓輸入輸出的電路設計。在智慧型仿生系統晶片中，最後接到動物或人體上的等效負載，依照生物種類和接點處不同，負載變化量為幾百K歐姆到幾Mega歐姆，而最後的晶片由於是掛載在生物上，所以負載電流不能過大，不然會使得整個晶片過熱，一般負載電流為micro安培等級，由此可知，在輸出點會有相對高壓(大於20V)產生，因此如何能夠提供足夠的負載電流，又使得最後的輸出點電壓控制在穩定值，就是此計畫中高壓輸入輸出電路(High-Voltage Driver)的主要功能此外，由於輸出點電壓過高的情況下，混壓輸入輸出電路上的問題，包括閘極氧化層劣化(gate-oxide degradation)、熱載子效應(hot-carrier effect)等，將會更為嚴重，也更必需要解決，而傳統的混壓輸入輸出電路上的解決方案，對於此處的高壓輸入輸出電路設計，並不能完全套用。除此之外，由於輸出的電壓相當高，且為了維持此高壓的穩定性，使得在輸出點前面的電路也需要利用同樣的高壓，甚至更高的高壓來驅動，才不會限制了輸出的高壓，因此就會需要高壓產生器/調節器、輸出驅動電路、位準轉換器、轉接器和控制器功能的電路，用來調整控制輸出點電壓和電流的準位。最後，在晶片生成後，在組裝、使用、拿取中，晶片都有可能遭受到ESD的衝擊，使得晶片在未使用前就損壞，因此積體電路的靜電放電耐受度也是高壓輸入輸出電路設計的一個重要考量。本計畫發展以積體電路與生物科技的結合為目標，研究成果將發表於國際研討會與國際期刊，創新的研發成果也將申請專利，提供並保護業界使用本計畫之研究成果。