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Browsing by Author "Liu Chih-Wei"

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    ARITHMETIC MODULE, DEVICE AND SYSTEM
    (2013-11-21)
    Liu Chih-Wei
    ;
    Chang Kuo-Chiang
    ;
    Ou Shih-Hao
    ;
    Chen Yu-Wen
    An arithmetic module is provided, including a first adder, a first shifter coupled to the first adder, a multiplier coupled to the first shifter for receiving an external coefficient signal, a digit alignment unit coupled to the multiplier, a second adder coupled to the digit alignment unit, and a second shifter coupled to the second adder. The arithmetic module reduces the overall computation time effectively, as compared with a scalar processor, by employing a serial data connection design, and also significantly reduces power consumption of the digital signal processor by requiring fewer input and output ends than those of a multi-issue processor.
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    Arithmetic module, device and system
    (2015-03-03)
    Liu Chih-Wei
    ;
    Chang Kuo-Chiang
    ;
    Ou Shih-Hao
    ;
    Chen Yu-Wen
    An arithmetic module is provided, including a first adder, a first shifter coupled to the first adder, a multiplier coupled to the first shifter for receiving an external coefficient signal, a digit alignment unit coupled to the multiplier, a second adder coupled to the digit alignment unit, and a second shifter coupled to the second adder. The arithmetic module reduces the overall computation time effectively, as compared with a scalar processor, by employing a serial data connection design, and also significantly reduces power consumption of the digital signal processor by requiring fewer input and output ends than those of a multi-issue processor.
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    VARIABLE-LATENCY SPECULATING PIPELINED BOOTH MULTIPLIER WITH STATISTICAL CARRY ESTIMATION FOR ERROR DETECTION AND RECOVERY
    (2015-09-17)
    Liu Chih-Wei
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    Chen Shin-Kai
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    Chang Kuo-Chiang
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    Wu Tsung-Yi
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    Tsai An-Chi
    Provided is a method for processing pipelined data using a variable-latency speculating booth multiplier (VLSBM), including a first operation and a second operation. The first operation has the steps of partitioning partial products into a least significant part (LSP) and a most significant part (MSP), estimating a carry of the LSP, computing the MSP based on the estimated carry, computing the LSP independently to obtain a true carry and detecting a computation error by comparing the estimated carry with the true carry. Also, the second operation has the step of correcting the computation error based on the difference between the estimated carry and the true carry. Further, a VLSBM for processing pipelined data is also provided.
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    使用60GHz之室內十億級位元傳輸率之無線基頻傳收機---子計畫二：適用於十億級位元傳輸率無線個人區域網路應用之異質多處理器核心系統晶片平台(I)
    (2008)
    劉志尉
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    Liu Chih-Wei
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    國立交通大學電子工程學系及電子研究所
    2007 年新制訂的IEEE 802.15.3c 標準（WPAN），屬於短程（約10m） 寬頻無線通訊系統，使人們在室內的活動不再受限於傳輸線。802.15.3c 系統 可提供50Mbps~7 Gbps 傳輸能力，可有效的支援愈來愈普及的電腦周邊無線 連結及影音多媒體短距離高速數據傳輸需求。透過802.15.3c 技術，未來高 畫質、高解析度視訊（HD Media）可以直接從HTPC（Home Theater Personal Computer）無線傳輸至顯示設備，利用Wireless HDMI 介面播放; 而更新 iPod、iPhone 或個人行動電腦、PDA 等中的檔案，也不需要透過USB 或網 路線，屆時，整個客廳、或會議室就可擺脫各種資料線的束縛。本子計畫為 研究並設計一次世代嵌入式運算平台（Next-Generation Embedded Computing Platform），並開發先進的SoC 設計流程，在設計初期將利用電子系統層級 （ESL）設計驗證分析與自動化設計整合技術建立虛擬原型（Virtual Prototyping），以配合軟體建置與展現硬體設計的程序。另外將建構一可快速 進行系統處理程序層級（TLM）模型之多核心FPGA 平台，以加速系統晶片 設計及驗證。此次世代嵌入式運算平台搭載異質（Heterogeneous）多處理器 核心，包括(1)中央處理器（MPU）; (2)與中央處理器充分協調溝通之應用服 務處理器（Service Processor, SP）; 以及(3)多個受應用服務處理器管理之高 效能低功率多核心、多執行緒（Multithreaded）數位訊號處理器; (4)高頻寬 Inter-Processor Communication（IPC）Network。本計畫也將設計一可硬體加 速之嵌入式輕量型即時性作業系統（Light-Weight RTOS）來搭配此多核心平 台，支援多任務（Multi-Task）、多率（Multirate）之高效能、低耗能嵌入式 數位訊號處理計算，滿足億級位元傳輸率（Multi-Gbps Data Rate）之無線個 人區域網路（WPAN）應用。 本計畫所設計的 DSP 處理器核心主要是能支援WPAN 基頻運算處理的 要求，其重要的特色有：(1) 32 位元, 2-issue, 具SIMD 與次字元能力, 低於 0.1mW/MOPS 耗能, 高於500MHz@90nm CMOS 效能, 有優良的程式碼密度 以及具架構延展性（包含了Customizable 的指令設計及Configurable Hardware Modules）; (2) 具有架構上的差異性; (3) 具實體操作環境的適應性。本計畫 將提出一套完整的Multi-core Platform-based SoC 設計方法與流程、及其系統 層次的軟硬體分割與界面的自動產生（Interface Auto-generation）。另外，完 整的演算法、架構分析與設計空間探索，及適當的演算法修改及架構轉換， 進而提高實體模組的使用效率，發揮其最大效能，追求速度/功率/面積三者 的最佳化也是本計畫的重點工作。
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    助聽器微機電晶片系統---子計畫三：可程式聽覺訊號計算引擎(I)
    (2006)
    劉志尉
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    Liu Chih-Wei
    ;
    交通大學電子工程系
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    助聽器晶片及系統---子計畫四：助聽器計算引擎(I)
    (2007)
    劉志尉
    ;
    Liu Chih-Wei
    ;
    國立交通大學電子工程學系及電子研究所
    先進的助聽器系統均為數位型。數位式助聽器之所以優於傳統類比式 助聽器，是因為透過數位訊號處理技術，使數位助聽器具有可程式性及適應 性，能根據聽障者之多樣且獨特之不同的聽覺反應、病人習慣、及所處環境， 可動態的調整系統參數及操作模式。基於此，本子計畫將發展一具高平行度、 極低功耗、適用於華語助聽器SoC 之可程式化聽覺數位訊號計算平台。該平 台包括一Ultra Low-Power DSP 計算引擎，其DSP 核心以多個Lightweight Functional Unit 為基礎，以高平行化的運算模型，提供助聽器系統所需之可 程式化（Programmable）及適應性（Adaptive）數位訊號處理。本子計畫將 與子計畫三所開發之低功率內嵌式記憶體模組以及低功率IC 設計技術高度 整合，共同開發處理器最佳化之Low-Power 微架構（Micro-architecture），該 DSP 核心之Peak Performance 設定為1.5~2GOPS，DSP 核心之功率消耗約為 ~10μW/MHz（@90nm CMOS Technology）。 　 　 此外，為延長所開發之數位式助聽器的電池供電時間，本子計畫將發 展所開發之高平行度、適用於華語助聽器SoC 之可程式化聽覺數位訊號計算 平台的耗電特性參數化及能源管理（Energy Management）數位電路模組技 術，透過能量感知計算技術，可動態調整處理器Work-Load 的能源管理機制， 適度調整助聽器系統的運算效能，完成一超低功率之華語助聽器數位訊號處 理核心。 　 　 本子計畫於三年內將完成（1）用於助聽器系統之Heterogeneous Multi-Core 可程式化華語訊號處理平台；（2）Ultra Low-Power 及Lightweight DSP 核心，並完成Silicon Proof；（3）Energy-Aware 訊號計算技術，包含計 算平台耗電特性之參數化及動態能源管理；（4）基於Multi-Core 計算平台之 Low-Power 系統設計流程，並基於90nm CMOS 製程完成設計驗證。 第一年：我們將建構華語助聽器之Multi-Core Virtual Prototyping Platform，作為本計畫訊號處理平台之規範。同時並進行演算法及系統架構分 析及共同最佳化（Co-optimization），並依據系統層次模擬結果提出最佳之硬 體資源配置：包括Lightweight 功能模組之類別及數量、記憶體組織及容量、 On-Chip Interconnect 結構及頻寬等，並將系統Task 合理分派至硬體資源，完 成一適用於華語助聽器之可程式聽覺計算引擎設計以及Test Chip 驗証，而其 規格要求為10~50μW/MHz@ UMC/TSMC 0.13μm CMOS。此外我們將與子 計畫三合作開發Low-Power 90nm CMOS SoC 設計流程。 　 　 第二年：設計重點將以Low-Power Heterogeneous Multi-Core 可程式化 訊號計算平台，並繼續降低整體功率消耗、延長電池使用時間為主。我們將 提出Energy-Aware 計算技術，包含前述計算平台之耗電特性參數化及動態計 算平台之能源管理，我們將以所開發之Low-Power 90nm CMOS SoC 設計流 程，完成Ultra Low-Power 及Lightweight DSP 核心設計，包括Test Chip，其 規格要求為1~10μW/MHz@ UMC/TSMC 90nm CMOS。此外，我們會將子計 畫五提供的Dedicated Hardware Accelerators 與助聽器計算平台整合，使之有 效率的執行助聽器系統所需之數位訊號處理，並完成數位系統SOC 的整合與 驗証。 　 　 第三年：完成數位化非植入式華語助聽器系統SOC 整合與驗證，並評 估整體效能，平均功率損耗是否符合預期。並完成Demo System 的製作及驗 証。
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    助聽器晶片及系統---子計畫四：助聽器計算引擎(II)
    (2008)
    劉志尉
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    Liu Chih-Wei
    ;
    國立交通大學電子工程學系及電子研究所
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    助聽器晶片及系統---子計畫四：助聽器計算引擎(III)
    (2009)
    劉志尉
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    Liu Chih-Wei
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    國立交通大學電子工程學系及電子研究所
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    次世代智慧室內無線五十億級位元傳輸率之基頻傳收機技術應用與隨機運算IP-子計畫六：適用於室內五十億級位元傳輸率應用之具可變長度延遲資料路徑的高效能隨機ASIP處理器設計( I )
    (2011)
    劉志尉
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    Liu Chih-Wei
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    國立交通大學電子工程學系及電子研究所
    現今高階製程技術容易受到電壓及溫度變異，造成電路行為的不確定性。晶片良率受到影響，大幅提高製造成本。傳統透過最壞情況設計，寄望硬體完全隱藏不確定性的設計方式，很快將不敷使用。近年來許多相關研究轉而透過隨機運算技術，允許錯誤發生，但透過軟硬體技術降低錯誤的發生率及影響範圍，確保系統行為正確性。在本計劃中，我們利用電路中的資料相依延遲的特性，設計一動態值域偵測乘法器。此乘法器故意放鬆合成的時序限制條件，允許錯誤的發生。利用值域偵測電路，偵測每一次運算中被乘數及乘數的值域，藉以修正乘積中的前導符號，大幅改善乘積的準確程度。配合軟硬體協同設計平台，可針對特定應用最佳化，提升隨機運算效率。我們以一具有隨機計算特性的人臉偵測器測試程式來進行模擬及數據分析。在維持與傳統乘法器同樣的人臉偵測率前提之下，動態值域偵測乘法器可以減少11.7%的功率消耗以及6.1%的整體面積。
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    高階助聽器晶片及系統---子計畫四：助聽器數位積體電路設計(I)
    (2010)
    劉志尉
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    Liu Chih-Wei
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    國立交通大學電子工程學系及電子研究所
    雙耳式助聽器系統不單只是二隻單耳式助聽器組合起來而已。首先，包 含雙耳間準位差異、雙耳間時間差異、以及雙耳遮罩準位差異等資訊的聽力 補償系統，將較傳統只考慮以可聽到聲音的聽力補償方式來得複雜；其次， 可通訊之雙耳助聽器的資料處理數量為單耳助聽器的二倍以上，大為增加助 聽器對記憶體大小以及頻寬的需求；最後，雙耳助聽器可運用更先進的抗雜 訊演算法以解決雞尾酒效應的問題。但另一方面，複雜的演算法同時也帶來 更多的功率損耗，為使配戴者有相同的使用時間，如何實現一高階雙耳助聽 器系統，使其數位積體電路整體功率損耗低於300μW，相當具有挑戰性。 本子計畫預計於三年內完成：(1)異質可程式化助聽器運算平台; (2)低功 耗微處理器以及助聽器運算引擎; (3)具變動電路延遲資料路徑數位電路設計; (4)適應性動態電壓調整技術; (5)低電壓低功耗SRAM 模組。以及助聽器測試 晶片的人體臨床試驗。 第一年，我們將設計適用於華語雙耳助聽器之運算平台的微架構，以做 為發展低功率數位電路技術的依據。此平台將包含一個精簡微處理器以及多 個異質語音訊號處理運算引擎。我們將針對雙耳助聽器補償策略，進行電子 系統層次的模擬以及複雜度分析，以決定平台中微處理器以及各個運算引擎 最佳硬體架構以及資源配置。此平台將以高度平行化的運算模型，以達到低 功率消耗的目的。運算平台的初步規格為效能大於500MOPs@10MHz，在 90nm CMOS 製程下，整體功率損耗不超過300μW。此外，我們也制定平台 上微處理器以及運算引擎之間資料傳輸以及通用的流程控制介面，使得此平 台可以快速的加入（或移植）運算模組，利於未來系統的更新與開發。 第二年，我們將開發超低電壓低功率電路技術以設計處理器所需之資料 路徑與記憶體模組，期望能更一步降低雙耳助聽器運算平台的功率損耗。第 二年的規格為效能大於500MOPs@10MHz，在90nm CMOS 製程下，整體功 率損耗不超過150μW。我們將開發具變動電路延遲資料路徑的電路架構。此 架構將能容忍因降低電壓所造成的運算延遲增加，進而可降低數位運算處理 器的操作電壓以及功耗。此外我們亦將開發適應性電壓調整計術，搭配變動 電路延遲資料路徑使運算平台能夠根據當時的環境參數以及運算需求，動態 調整其電壓，以進一步減少能量的消耗。所開發的記憶體模組可工作於0.5V 或以下，以4K 模組為例，記憶體於10MHz 工作頻率下，損耗不到10 μW。 第三年，我們將共同完成一高階雙耳助聽器 SoC 驗証以及整合，並完 成展示平台與人體臨床試驗，以進行整體效能以及功耗的評估。預計雙耳助 聽器之數位子系統的功率損耗可以低於300μW。
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    高階助聽器晶片及系統-子計畫四：助聽器數位積體電路設計( II )
    (2011)
    劉志尉
    ;
    Liu Chih-Wei
    ;
    國立交通大學電子工程學系及電子研究所
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    高階助聽器晶片及系統-子計畫四：助聽器數位積體電路設計( III )
    (2012)
    劉志尉
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    Liu Chih-Wei
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    國立交通大學電子工程學系及電子研究所