多階邏輯合成與可程式邏輯陣列測試專題研究

Abstract

本計畫主要包含可程式邏輯陣列測試相關研究 與多階邏輯合成相關研究等兩大部份.在可程式 邏輯陣列測試之研究方面,我們將探討兩個子題. 第一個子題中我們將探討中斷故障的故障模型及 其測試輸入圖樣的產生.藉由中斷故障模型的建 立,我們可以獲得更完整的測試輸入圖樣.電路的 測試結果將更能保證電路的正確性.有關可程式 邏輯陣列研究的第二個子題,我們將探討以較少 測試輸入圖樣數目為依據的輸出相位指定.由於 測試輸入圖樣的數目決定了電路測試所需的時間 ,而不同的電路設計所需的測試輸入數目並不相 同.藉由適當的輸出相位選擇,我們可在減少PLA面 積的原則下降低電路所需的測試輸入數目.在多階組合邏輯合成研究方面,我們將以MIS-II的 架構為基礎,研究兩個子題.計畫的一個子題將規 劃一套使用並行代入觀念的多階邏輯合成系統. 藉著並行代入的觀念,希望能在合成的過程中,增 加函數因子的共用率,以期減少電路所需的面積. 計畫的另一個子題將發展一套適用於場效式可規 劃閘陣列設計的多階邏輯合成系統.藉由進行Karp 分解時審慎的變數選擇以及適當的分組編碼,將 能減少電路設計時所需的閘陣列邏輯方塊數.