超大型積體電路之測試與可測試性設計

Date

Authors

Keywords

超大型積體電路, 可測試性, 延遲障礙, 障礙模擬, 網路測試, VLSI, Testability, Delay fault, Fault simulation, Network testing

URI

https://www.grb.gov.tw/search/planDetail?id=231477&docId=42172
https://ir.lib.nycu.edu.tw/handle/11536/96160

Collections

研究計畫;;Research Plans