對以智財單元為基系統晶片設計之驗證與測試技術開發研究---子計畫IV:以智財單元為基系統晶片設計之測試技術研究

dc.contributor.author	李崇仁	en_US
dc.contributor.department	交通大學電子工程系	zh_TW
dc.date.accessioned	2014-12-13T10:35:58Z
dc.date.available	2014-12-13T10:35:58Z
dc.date.issued	2001	en_US
dc.description.sponsorship	行政院國家科學委員會	zh_TW
dc.identifier.govdoc	NSC90-2215-E009-084	zh_TW
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=665767&docId=126390	en_US
dc.identifier.uri	https://ir.lib.nycu.edu.tw/handle/11536/93688
dc.language.iso	zh_TW	en_US
dc.subject	系統晶片	zh_TW
dc.subject	晶片設計	zh_TW
dc.subject	測試技術	zh_TW
dc.subject	System-on-chip (SOC)	en_US
dc.subject	Chip design	en_US
dc.subject	Test technique	en_US
dc.title	對以智財單元為基系統晶片設計之驗證與測試技術開發研究---子計畫IV:以智財單元為基系統晶片設計之測試技術研究	zh_TW
dc.title	Testing Technology Development for IP-Based SoC Design	en_US
dc.type	Plan	en_US

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