組合多準位記憶單元並使其具備錯誤更正機制的方法

Abstract

本發明係為一種組合多準位記億單元並使其具備錯誤更正機制的方法，其係組合多個記憶體單元達到記憶儲存的目的，其記憶體單元之分階電壓準位不受2次方值的限制，可線性逐漸提升。其特色在不需增加記憶體面積，亦可增加記憶體容量；並且餘出無法完整表現0、1組合的電壓準位，可作為伴隨資料讀取的錯誤抹除(erasure)訊息。對於記憶體之使用效率而言，其增加之記憶容量不僅可以儲存資料，更可以用來儲存錯誤更正機制，以確保所儲存資料之正確性並且提升記憶體之生產良率。