1. 目前位置：
周景揚

周景揚 Jou, Jing-Yang

服務單位／Department：其他 ／ 奈米電子與系統研究中心

著作期間／Publish Period：1995 - 2014-08-01

著作統計／Statistics

Article（41）
Others（2）
Patents（5）
Plan（41）
Proceedings Paper（51）
Thesis（74）

Article

序號
No.		 標題
Title		 著作日期
Date
1 Scalable Power Management Using Multilevel Reinforcement Learning for Multiprocessors
 2014-08-01
2 Probability-Based Static Scaling Optimization for Fixed Wordlength FFT Processors 2014-07-01
3 ILP-Based Bitwidth-Aware Subexpression Sharing for Area Minimization in Multiple Constant Multiplication 2014-04-01
4 Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture with Inter-Island Delay
 2012-02-01
5 FSM-Based Formal Compliance Verification of Interface Protocols
 2010-09-01
6 Performance-Constrained Voltage Assignment in Multiple Supply Voltage SoC Floorplanning
 2009-12-01
7 Accurate Rank Ordering of Error Candidates for Efficient HDL Design Debugging
 2009-02-01
8 Verification of pin-accurate port connections
 2008-09-01
9 Hybrid word-length optimization methods of pipelined FFT processors
 2007-08-01
10 Observability analysis on HDL descriptions for effective functional validation
 2007-08-01
11 A precise bandwidth control arbitration algorithm for hard real-time SoC buses 2007-01-01
12 A tableless approach for high-level power modeling using neural networks
 2007-01-01
13 RLC coupling-aware simulation and on-chip bus encoding for delay reduction
 2006-10-01
14 Reliable crosstalk-driven interconnect optimization
 2006-01-01
15 An efficient heterogeneous tree multiplexer synthesis technique
 2005-10-01
16 Efficient vector compaction methods for power estimation with consecutive sampling techniques 2004-11-01
17 Simultaneous floorplan and buffer-block optimization
 2004-05-01
18 A divide-and-conquer-based algorithm for automatic simulation vector generation
 2004-03-01
19 An efficient power model for IP-level complex designs 2003-08-01
20 A design-for-verification technique for functional pattern reduction
 2003-03-01
21 Automatic interconnection rectification for SoC design verification based on the port order fault model
 2003-01-01
22 An automorphic approach to verification pattern generation for SoC design verification using port-order fault model
 2002-10-01
23 Bootstrap Monte Carlo with adaptive stratification for power estimation
 2002-08-01
24 On automatic-verification pattern generation for SoC with port-order fault model
 2002-04-01
25 Unified functional decomposition via encoding for FPGA technology mapping
 2001-04-01
26 Converter-free multiple-voltage scaling techniques for low-power CMOS digital design
 2001-01-01
27 Efficient coverage analysis metric for HDL design validation
 2001-01-01
28 A new method for constructing IP level power model based on power sensitivity 2000-12-01
29 Delay-optimal technology mapping for hard-wired non-homogeneous FPGAs 2000-12-01
30 Crosstalk-driven interconnect optimization by simultaneous gate and wire sizing
 2000-09-01
31 ALTO: An iterative area/performance tradeoff algorithm for LUT-based FPGA technology mapping
 2000-08-01
32 An automatic controller extractor for HDL descriptions at the RTL
 2000-07-01
33 On computing the minimum feedback vertex set of a directed graph by contraction operations
 2000-03-01
34 Internet-based hierarchical floorplan design 1999-11-01
35 A structure-oriented power modeling technique for macrocells
 1999-09-01
36 On circuit clustering for area/delay tradeoff under capacity and pin constraints
 1998-12-01
37 A logical fault model for library coherence checking 1998-09-01
38 Power-oriented partial-scan design approach
 1998-08-01
39 Sensitisable-path-oriented clustered voltage scaling technique for low power
 1998-07-01
40 Static power analysis for power-driven synthesis
 1998-03-01
41 TIMING-DRIVEN PARTIAL SCAN
 1995-12-01

Others

序號
No.		 標題
Title		 著作日期
Date
1 Special section on nanoelectronic circuits and systems - Guest editorial
 2004-11-01
2 Special issue on hardware description languages - Foreword 1998-09-01

Patents

序號
No.		 標題
Title		 著作日期
Date
1 可參數化管線式快速傅利葉轉換硬體產生器
 2011-07-16
2 應用於查找表式ＦＰＧＡ的壓縮樹延遲最佳化合成演算法
 2011-07-01
3 精細頻寬調控的仲裁器及其仲裁方法
 2010-11-01
4 Fine-grained bandwidth control arbiter and the method thereof
 2008-08-28
5 精細頻寬調控的仲裁器及其仲裁方法
 2008-08-16

Plan

序號
No.		 標題
Title		 著作日期
Date
1 在多核心架構上考慮效能與功耗問題的系統設計方法 2012
2 後次微米時代新興電子設計自動化技術之研究---總計畫(III)
 2010
3 使用60GHz之室內十億級位元傳輸率之無線基頻傳收機---子計畫三：針對通訊數位訊號處理器之電子系統層級驗証與合成環境(III)
 2010
4 後次微米時代新興電子設計自動化技術之研究---子計畫三：角落錯誤之矽除錯(III)
 2010
5 使用60GHz之室內十億級位元傳輸率之無線基頻傳收機---子計畫三：針對通訊數位訊號處理器之電子系統層級驗証與合成環境(II)
 2009
6 後次微米時代新興電子設計自動化技術之研究---子計畫三：角落錯誤之矽除錯(II)
 2009
7 後次微米時代新興電子設計自動化技術之研究---總計畫(II)
 2009
8 後次微米時代新興電子設計自動化技術之研究---總計畫(I) 2008
9 使用60GHz之室內十億級位元傳輸率之無線基頻傳收機---子計畫三：針對通訊數位訊號處理器之電子系統層級驗証與合成環境(I) 2008
10 後次微米時代新興電子設計自動化技術之研究---子計畫三：角落錯誤之矽除錯(I) 2008
11 應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發---子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(III) 2007
12 單晶片系統驗證之核心技術開發---總計畫(III) 2007
13 單晶片系統驗證之核心技術開發---子計畫二：針對單晶片系統界面協定之驗證(III) 2007
14 單晶片系統驗證之核心技術開發---子計畫二：針對單晶片系統界面協定之驗證(II) 2006
15 應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發---子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(II) 2006
16 單晶片系統驗證之核心技術開發---總計畫(II) 2006
17 應用於行動無線都會網路基頻傳收機系統晶片之核心技術開發-子計畫五：針對系統設計探索之單晶片網路系統設計平台之研究(I)
 2005
18 單晶片系統驗證之核心技術開發-總計畫(I)
 2005
19 單晶片系統驗證之核心技術開發-子計畫二：針對單晶片系統界面協定之驗證(I)
 2005
20 用於軟體無線電基頻處理之系統晶片設計技術-子計畫五：針對無線通訊上佈局驅動的資料路徑合成器之研究(III)
 2004
21 晶片系統相關實作技術整合推動專案(III)
 2004
22 針對晶片系統連接網路之驗證與自動合成之研究(III)
 2004
23 針對晶片系統連接網路之驗證與自動合成之研究(II)
 2003
24 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料路徑合成器之研究(II)
 2003
25 SOC系統整合設計驗證及測試環境建置
 2003
26 用於軟體無線電基頻處理之系統晶片設計技術---子計畫V：針對無線通訊上佈局驅動的資料路徑合成器之研究(I)
 2002
27 針對晶片系統連接網路之驗證與自動合成之研究(I)
 2002
28 採用PRML技術之高速數位影音光碟讀取通道晶片系統之設計與製作(III) 2002
29 單晶片寬頻無線通訊系統設計技術之研究---子計畫IV:單晶片系統上佈局驅動的資料路徑編譯器之研究
 2001
30 單晶片系統之電腦輔助設計研究(III)
 2001
31 單晶片系統之電腦輔助設計研究 2000
32 交大電子系周景揚教授參加國際標準組織會議
 2000
33 出席1999年國際工程教育會議 2000
34 多媒體系統晶片設計技術之究---子計畫V：系統晶片上系統驗證之研究(II)
 2000
35 單晶片系統之電腦輔助設計研究(II) 2000
36 多媒體系統晶片設計技術研究---子計畫五：系統晶片上系統驗證之研究
 2000
37 多媒體系統晶片設計技術之研究---子計畫V：系統晶片上系統驗證之研究(I) 1999
38 超大型積體電路測試與可測試性設計課程發展---子計畫一：總論，組合 1996
39 低功率超大型積體電路與電腦輔助設計之研究---子計畫二：滲合不同電壓設計方式的低功率設計以及電腦輔助設計之研究 1996
40 限制驅動的部份掃描 1996
41 超大型積體電路測試與可測性設計課程發展---子計畫(I)：總論、組合測試、序向測試、設計通例 1995

Proceedings Paper

序號
No.		 標題
Title		 著作日期
Date
1 Thread Affinity Mapping for Irregular Data Access on Shared Cache GPGPU 2012-01-01
2 Mixed Non-Rectangular Block Packing for Non-Manhattan Layout Architectures 2011-01-01
3 Equivalence Checking of Scheduling with Speculative Code Transformations in High-Level Synthesis 2011-01-01
4 Design-for-Debug Layout Adjustment for FIB Probing and Circuit Editing 2011-01-01
5 Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture Considering Inter-Island Delay 2010-01-01
6 Multiple-Fault Diagnosis Using Faulty-Region Identification
 2009-01-01
7 Hierarchical Architecture for Network-on-Chip Platform 2009-01-01
8 A code generation algorithm of crosstalk-avoidance code with memory for low-power on-chip bus 2008-01-01
9 On-chip bus encoding for power minimization under delay constraint 2007-01-01
10 An optimum algorithm for compacting error traces for efficient design error debugging
 2006-11-01
11 FSM-based transaction-level functional coverage for interface compliance verification 2006-01-01
12 A real-time and bandwidth guaranteed arbitration algorithm for SoC bus communication 2006-01-01
13 Stimulus generation for interface protocol verification using the non-deterministic extended finite state machine model 2005-01-01
14 An optimum algorithm for compacting error traces for efficient functional debugging 2005-01-01
15 RLC coupling-aware simulation for on-chip buses and their encoding for delay reduction 2005-01-01
16 Estimating likelihood of correctness for error candidates to assist debugging faulty HDL designs 2005-01-01
17 Communication-driven task binding for multiprocessor with latency insensitive Network-on-Chip 2005-01-01
18 An observability measure to enhance statement coverage metric for proper evaluation of verification completeness 2005-01-01
19 Formal compliance verification of interface protocols 2005-01-01
20 On-chip bus encoding for LC cross-talk reduction 2005-01-01
21 Layout techniques for on-chip interconnect inductance reduction 2004-01-01
22 Optimal design of high fan-in multiplexers via mixed-integer nonlinear programming 2004-01-01
23 On compliance test of on-chip bus for SOC 2004-01-01
24 Graph automorphism-based algorithm for determining symmetric inputs 2004-01-01
25 Enhancing sequential depth computation with a branch-and-bound algorithm 2004-01-01
26 Verification on port connections 2004-01-01
27 RLC effects on worst-case switching pattern for on-chip buses 2004-01-01
28 An efficient approach for hierarchical submodule extraction 2004-01-01
29 An efficient logic extraction algorithm using partitioning and circuit encoding 2004-01-01
30 Inductance modeling for on-chip interconnects
 2003-04-01
31 An efficient approach for error diagnosis in HDL design 2003-01-01
32 An automatic interconnection rectification technique for SoC design integration 2003-01-01
33 An efficient IP-Level power model for complex digital circuits 2003-01-01
34 SOC design integration by using automatic interconnection rectification 2003-01-01
35 Improved vector compaction for power estimation with multi-sequence sampling technique 2003-01-01
36 Effective error diagnosis for RTL designs in HDLS 2002-01-01
37 An efficient design-for-verification technique for HDLs 2001-01-01
38 An improved AVPG algorithm for SoC design verification using port order fault model 2001-01-01
39 On placement and routing of wafer scale memory 2001-01-01
40 Automatic functional vector generation using the interacting FSM model 2001-01-01
41 On generation of the minimum pattern set for data path elements in SoC design verification based on port order fault model 2001-01-01
42 Title on flip-flop inference in HDL synthesis 2001-01-01
43 A novel approach for functional coverage measurement in HDL 2000-01-01
44 Hierarchical floorplan design on the Internet 1999-01-01
45 Compatible class encoding in hyper-function decomposition for FPGA synthesis 1998-01-01
46 A variable partitioning algorithm of BDD for FPGA technology mapping 1997-10-01
47 Power driven partial scan 1997-01-01
48 A power modeling and characterization method for macrocells using structure information 1997-01-01
49 A power modeling and characterization method for the CMOS standard cell library 1996-01-01
50 BDD based lambda set selection in Roth-Karp decomposition for LUT architecture 1996-01-01
51 An iterative area/performance trade-off algorithm for LUT-based FPGA technology mapping 1996-01-01

Thesis

序號
No.		 標題
Title		 著作日期
Date
1 在多核心系統中考慮動態隨機存取記憶體讀/寫特性以降低功率消耗之排程機制
 2013
2 考慮快取記憶體層級的產率處理器執行續映射方法論 2013
3 針對FIR與FFT演算法於超大型積體電路實作上之解析式面積最佳化技術
 2013
4 考慮執行緒平行度且快取記憶體資源並應用於通用 圖形處理器之執行緒排程演算法 2013
5 針對通用圖形處理器上設計模糊類神經網路之架構導向執行緒配對方法
 2012
6 應用多重區域條件式成組縮放法於快速傅利葉轉換處理器之面積最小化技術
 2012
7 應用設計空間探索於有限脈衝響應濾波器之硬體最佳化
 2011
8 在實體設計階段改善設計品質/診斷能力之方法
 2010
9 考量可偵錯式設計之版圖修正以利於進行聚焦離子束的訊號觀測與電路修正技術 2010
10 應用二進位共用項分享之延遲且面積最佳化的有限脈衝響應濾波器合成技術
 2010
11 以靜態機率模型分析為基礎之應用於快速傅利葉轉換處理器設計的精度最佳化技術
 2010
12 高階合成中使用臆測編碼轉換技術之排程等效驗證 2009
13 利用延伸式有限狀態機來實現介面規格相符驗證之研究
 2009
14 考量島間傳遞延遲的分散式暫存器檔案架構之效能考量架構合成
 2009
15 應用於查找表式場域可程式化閘陣列之壓縮樹延遲最佳化合成演算法
 2008
16 使用故障區域辨識技術之多重故障矽診斷
 2008
17 正交多頻多工系統使用複雜度資訊之位元寬度決定法
 2008
18 應用於匯流排矩陣系統之仲裁器權重調整演算法
 2008
19 基於基因演算法應用於異質性網路單晶片系統之快速任務排程方法
 2008
20 晶片上連線設計與驗證之研究 2008
21 硬體規格描述語言的觀察度分析以達成有效的功能驗證和錯誤診斷
 2008
22 具有能量判斷操作於遲滯模式和脈波寬度調變模式之最小化互穩壓單電感雙輸出切換式直流電壓轉換器 2008
23 單晶片網路系統的階層式架構
 2007
24 單晶片網路系統平台設計最佳化之研究
 2006
25 運用增廣拉格朗日方法的多階層式混合尺寸置放器
 2006
26 電子系統層級上的設計方法 － 以正交多頻多工系統為例
 2006
27 在電路延遲限制下降低晶片上匯流排功率消耗之有彈性之匯流排編碼技
 2006
28 降低晶片上匯流排雜訊之匯流排編碼技術之研究
 2006
29 應用在硬式即時系統的頻寬裁演算法
 2005
30 經由混合方法進行管線化快速傅利葉轉換處理器的字元長度最佳化之研究
 2004
31 應用於系統單晶片之可同時保證頻寬及即時要求的仲裁器演算法
 2004
32 應用於介面相符驗證之處理程序層級的功能涵蓋
 2004
33 針對晶片匯流排降低電感電容耦合效應之編碼技術
 2004
34 基於基因演算法應用於異質性網路單晶片之任務排程方法
 2004
35 針對在單晶片網路系統中任務群組之研究
 2004
36 針對偵測及診斷設計錯誤之演算法之研究 2004
37 快速傅立業轉換在軟硬體共同設計之研究
 2004
38 使用正規符號模型驗證器的聲明檢驗法
 2004
39 矽智產設計的功率估測方法之研究
 2004
40 應用於系統單晶片中介面相符驗證之正規方法
 2003
41 以圖型自同構為基礎之自動接線驗證樣本產生器
 2003
42 應用於單晶片多處理器系統之任務結合方法
 2003
43 單晶片多處理器系統的通訊交換器設計
 2003
44 超大型積體電路功率估測及功率分佈繪圖之研究
 2003
45 針對加速電路模擬之區塊層級休眠特性研究 2002
46 針對系統晶片匯流排功能驗證之研究 2002
47 針對電晶體電路之階層模組粹取 2002
48 利用非線性規劃對高扇入多工器作最佳化設計 2002
49 電晶體層級電路描述之邏輯粹取 2001
50 限定輸出誤差之乘法器自動合成 2001
51 硬體規格描述語言設計之錯誤診斷 2001
52 深次微米技術連線最佳化之研究 2001
53 暫存器轉換階層硬體描述語言之硬體合成及相關圖形理論之研究 2000
54 複合式用戶可規劃閘陣列之技術映射 2000
55 佈局導向的自動乘法器產生之研究 2000
56 晶圓尺寸記憶體整合的設計自動化之研究 2000
57 針對應用硬體規格描述語言之電路設計的功能性錯誤診斷 2000
58 針對複雜數位設計上功能驗證的電腦輔助技術之研究 2000
59 產生內嵌式系統程式碼時位址暫存器的配置 1999
60 應用於硬體描述語言的一個有效率設計驗證輔助技術 1999
61 針對 Verilog 到 VHDL 轉譯之研究 1999
62 針對互動有限狀態機中狀態改變序列的自動測試向量產生器 1999
63 晶圓尺寸記憶體的配置與繞線 1999
64 以硬體規格語言描述之電路作功能涵蓋分析 1998
65 在時序限制下的平面規劃 1998
66 用於"多常數乘法問題"之有效演算法 1996
67 架構於網際網路之階層式平面規劃設計 1996
68 用於"多常數乘法問題"之有效演算法 1996
69 低功率二階邏輯最佳化 1995
70 以混合電壓源與混合邏輯型態為主的管線化乘法器設計 1995
71 功率驅動的部分掃描 1995
72 一個低功率路徑導向簇集化電壓改變技術 1995
73 低功率二階邏輯最佳化 1995
74 功率驅動的部分掃描 1995
其他