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黃俊達

黃俊達 Huang, Juinn-Dar

電子郵件／E-mail：jdhuang@mail.nctu.edu.tw

服務單位／Department：電機學院 ／ 電子工程學系及電子研究所

著作期間／Publish Period：1980 - 2014-07-01

著作統計／Statistics

Article（20）
Books（1）
Others（1）
Patents（8）
Plan（19）
Proceedings Paper（26）
Thesis（47）

Article

序號
No.		 標題
Title		 著作日期
Date
1 Probability-Based Static Scaling Optimization for Fixed Wordlength FFT Processors 2014-07-01
2 ILP-Based Bitwidth-Aware Subexpression Sharing for Area Minimization in Multiple Constant Multiplication 2014-04-01
3 Reactant and Waste Minimization in Multitarget Sample Preparation on Digital Microfluidic Biochips
 2013-10-01
4 Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture with Inter-Island Delay
 2012-02-01
5 Communication Synthesis for Interconnect Minimization Targeting Distributed Register-File Microarchitecture
 2011-04-01
6 FSM-Based Formal Compliance Verification of Interface Protocols
 2010-09-01
7 A Hierarchical Criticality-Aware Architectural Synthesis Framework for Multicycle Communication
 2010-07-01
8 Communication Synthesis for Interconnect Minimization in Multicycle Communication Architecture
 2009-12-01
9 Nonvolatile memory with switching interfacial polar structures of nano Si-in-mesoporous silica
 2009-10-05
10 Automatic Verification Stimulus Generation for Interface Protocols Modeled With Non-Deterministic Extended FSM
 2009-05-01
11 Reducing Fault Dictionary Size for Million-Gate Large Circuits
 2009-01-01
12 Verification of pin-accurate port connections
 2008-09-01
13 Low Power Multiplexer Tree Design Using Dynamic Propagation Path Control 2008-01-01
14 Cycle-Time-Aware Sequential Way-Access Set-Associative Cache for Low Energy Consumption 2008-01-01
15 A precise bandwidth control arbitration algorithm for hard real-time SoC buses 2007-01-01
16 Fault dictionary size reduction for million-gate large circuits 2007-01-01
17 Low-power instruction cache architecture using pre-tag checking 2007-01-01
18 Unified functional decomposition via encoding for FPGA technology mapping
 2001-04-01
19 ALTO: An iterative area/performance tradeoff algorithm for LUT-based FPGA technology mapping
 2000-08-01
20 On circuit clustering for area/delay tradeoff under capacity and pin constraints
 1998-12-01

Books

序號
No.		 標題
Title		 著作日期
Date
1 國立交通大學電子工程學系黃俊達教師升等送審著作論文集 2009

Others

序號
No.		 標題
Title		 著作日期
Date
1 Thermal-Aware Logic Block Placement for 3D FPGAs Considering Lateral Heat Dissipation 2012-01-01

Patents

序號
No.		 標題
Title		 著作日期
Date
1 可參數化管線式快速傅利葉轉換硬體產生器
 2011-07-16
2 應用於查找表式ＦＰＧＡ的壓縮樹延遲最佳化合成演算法
 2011-07-01
3 低功率動態序向控制多工器
 2011-05-21
4 精細頻寬調控的仲裁器及其仲裁方法
 2010-11-01
5 Fine-grained bandwidth control arbiter and the method thereof
 2008-08-28
6 Dynamical sequentially-controlled low-power multiplexer device
 2008-08-21
7 低功率動態序向控制多工器
 2008-08-16
8 精細頻寬調控的仲裁器及其仲裁方法
 2008-08-16

Plan

序號
No.		 標題
Title		 著作日期
Date
1 針對大型微流體生物晶片之設計自動化技術研發---子計畫四：應用於微流體生物晶片上之生化反應樣本製備流程( I ) 2014
2 以資料分析為導向之新型態電子設計自動化研究---子計畫一：採用資料分析法則之可重組態單電子電晶體陣列自動合成技術( I ) 2014
3 次世代智慧室內無線五十億級位元傳輸率之基頻傳收機技術應用與隨機運算IP---子計畫三：針對通訊數位訊號處理器從功能單元層級到系統層級之可靠性驅策的隨機性合成技術( III ) 2013
4 平行運算電子設計自動化技術研究---子計畫一：在多核心運算平台中建構應用於三維積體電路之平行設計自動化環境( III ) 2013
5 平行運算電子設計自動化技術研究-子計畫一：在多核心運算平台中建構應用於三維積體電路之平行設計自動化環境(2/3) 2012
6 次世代智慧室內無線五十億級位元傳輸率之基頻傳收機技術應用與隨機運算IP-子計畫三：針對通訊數位訊號處理器從功能單元層級到系統層級之可靠性驅策的隨機性合成技術(2/3) 2012
7 平行運算電子設計自動化技術研究-子計畫一：在多核心運算平台中建構應用於三維積體電路之平行設計自動化環境( I ) 2011
8 Reliability-Driven Stochastic Synthesis Technology from Functional Unit Level to System Level for Communication Dsp 2011
9 後次微米時代新興電子設計自動化技術之研究---子計畫一：符合次世代晶片上通訊思維之具備幾何考量的系統架構合成技術(III)
 2010
10 針對3D整合之電子設計自動化技術開發---子計畫三：針對三維規則型邏輯結構之架構探索及穩健合成系統開發(II)
 2010
11 針對3D整合之電子設計自動化技術開發---子計畫三：針對三維規則型邏輯結構之架構探索及穩健合成系統開發(I) 2009
12 後次微米時代新興電子設計自動化技術之研究---子計畫一：符合次世代晶片上通訊思維之具備幾何考量的系統架構合成技術(II) 2009
13 後次微米時代新興電子設計自動化技術之研究---子計畫一：符合次世代晶片上通訊思維之具備幾何考量的系統架構合成技術(I) 2008
14 單晶片系統驗證之核心技術開發---子計畫三：以特性為基礎之功能驗證與錯誤診斷(III) 2007
15 e-Home核心技術之研究---子計畫五：晶片上匯流排之架構設計及效能分析技術(III) 2006
16 單晶片系統驗證之核心技術開發---子計畫三：以特性為基礎之功能驗證與錯誤診斷(II) 2006
17 e-Home核心技術之研究-子計畫五：晶片上匯流排之架構設計及效能分析技術(II) 2005
18 單晶片系統驗證之核心技術開發-子計畫三：以特性為基礎之功能驗證與錯誤診斷(I) 2005
19 E-Home核心技術之研究---子計畫五晶片上匯流排之架構設計及效能分析技術(I) 2004

Proceedings Paper

序號
No.		 標題
Title		 著作日期
Date
1 Sample Preparation for Many-Reactant Bioassay on DMFBs using Common Dilution Operation Sharing 2013-01-01
2 Reactant Minimization during Sample Preparation on Digital Microfluidic Biochips using Skewed Mixing Trees 2012-01-01
3 Throughput Optimization for Latency-Insensitive System with Minimal Queue Insertion 2011-01-01
4 Equivalence Checking of Scheduling with Speculative Code Transformations in High-Level Synthesis 2011-01-01
5 Layer-Aware Design Partitioning for Vertical Interconnect Minimization
 2011-01-01
6 Architectural Synthesis Frameworks on Distributed Register-File Microarchitecture Family
 2011-01-01
7 Performance-Optimal Behavioral Synthesis with Degenerable Compound Functional Units 2011-01-01
8 High-Performance NAND Flash Controller Exploiting Parallel Out-of-Order Command Execution 2010-01-01
9 Performance-Driven Architectural Synthesis for Distributed Register-File Microarchitecture Considering Inter-Island Delay 2010-01-01
10 Simultaneous Data Transfer Routing and Scheduling for Interconnect Minimization in Multicycle Communication Architecture 2009-01-01
11 CriAS: A Performance-Driven Criticality-Aware Synthesis Flow for On-Chip Multicycle Communication Architecture 2009-01-01
12 Efficient Two-Layered Cycle-Accurate Modeling Technique for Processor Family with Same Instruction Set Architecture
 2009-01-01
13 A multicycle communication architecture and synthesis flow for global interconnect resource sharing 2008-01-01
14 Microarchitecture-aware floorplanning for processor performance optimization 2007-01-01
15 Input selection encoding for low power multiplexer tree 2007-01-01
16 FSM-based transaction-level functional coverage for interface compliance verification 2006-01-01
17 A real-time and bandwidth guaranteed arbitration algorithm for SoC bus communication 2006-01-01
18 Stimulus generation for interface protocol verification using the non-deterministic extended finite state machine model 2005-01-01
19 Formal compliance verification of interface protocols 2005-01-01
20 Verification on port connections 2004-01-01
21 Compatible class encoding in hyper-function decomposition for FPGA synthesis 1998-01-01
22 A variable partitioning algorithm of BDD for FPGA technology mapping 1997-10-01
23 BDD based lambda set selection in Roth-Karp decomposition for LUT architecture 1996-01-01
24 An iterative area/performance trade-off algorithm for LUT-based FPGA technology mapping 1996-01-01
25 Compatible class encoding in Roth-Karp decomposition for two-output LUT architecture 1995-01-01
26 Lambda set selection in Roth-Karp decomposition for LUT-based FPGA technology mapping 1995-01-01

Thesis

序號
No.		 標題
Title		 著作日期
Date
1 針對縮減乘積項之二元決策圖變數定序法及其於單電子電晶體陣列面積最小化之應用 2014
2 針對可重組態單電子電晶體陣列於構造限制下之面積最小化合成技術 2013
3 應用於數位微流體生物晶片之 多功能環狀架構暨對應之一站式合成演算法 2013
4 以拓撲結構相似性驅動之線長極小化佈局演算法 2013
5 應用於進位儲存加法器式多常數乘法設計面積最小化之智慧型正負號延伸及精確位元計算技術 2013
6 於數位微流體生物晶片中共享稀釋操作之多反應物樣本製備技術 2013
7 針對FIR與FFT演算法於超大型積體電路實作上之解析式面積最佳化技術
 2013
8 應用多種混合模型於微流體生物晶片以達到反應物最小化之樣本製備程序 2013
9 High-Level Synthesis on Various Distributed Register Architectures 2012
10 具有模組選擇能力之延遲最佳化數位微流體生物晶片合成技術
 2012
11 基於記憶體式乘法器並實現於可程式邏輯閘陣列之高速且面積最小化的有限脈衝響應濾波器設計
 2012
12 應用於數位微流體生物晶片中達到反應物及廢液最小化之多目標濃度樣本製備程序
 2012
13 應用於通用圖形處理器上具熱感知及位置相關之三維佈局規劃演算法 2012
14 三維積體電路上減少直通矽穿孔之平行化層級感知分割演算法 2012
15 應用於三維可程式邏輯閘陣列之熱感知擺放與繞線演算法 2011
16 應用於三維可程式邏輯閘陣列之容錯架構探索暨快速重組態演算法 2011
17 考慮可退化複合型功能單元之延遲最佳化高階合成技術 2011
18 藉由擁擠感知區塊移動佈局之三維積體電路直通矽穿孔規劃演算法 2011
19 iLap: 三維積體電路上減少直通矽穿孔數目之迭代式層級感知分割演算法
 2010
20 應用於三維可程式化閘陣列之熱感知擺放演算法
 2010
21 為取得面積與延遲間較佳平衡之三維可程式邏輯閘陣列架構探索
 2010
22 高效能之NAND型快閃記憶體控制器
 2009
23 考量島間傳遞延遲的分散式暫存器檔案架構之效能考量架構合成
 2009
24 應用於查找表式場域可程式化閘陣列之壓縮樹延遲最佳化合成演算法
 2008
25 應用於具同指令集架構之處理器家族之高效能雙層式週期精確模型技術
 2008
26 應用於處理器驗證之腳本導引的限制隨機樣本產生器
 2008
27 使用32位元低功率嵌入式處理器之高效能MP3解碼系統
 2008
28 Throughput Optimization for Latency Insensitive System with Minimal Buffer Size
 2008
29 分散式暫存器檔案架構之資料傳輸合成
 2008
30 應用於週期精確指令集模擬器之高效率SystemC建模技術
 2007
31 應用於多週期通訊架構上達成互連資源共享之通道與暫存器配置演算法
 2007
32 極低功率且高效能之32位元嵌入式處理器設計伴隨JPEG解碼器系統
 2007
33 採用循序路存取之低功率集合關聯快取記憶體架構
 2007
34 利用動態輸入選擇控制之低功率多工器樹設計
 2007
35 一個改良式Donoho去方塊效應的技術與硬體的實現
 2006
36 考慮處理器微架構之效能最佳化布局技術
 2006
37 低功率多工樹之輸入選擇編碼演算法
 2006
38 動態考慮多關鍵性迴路之效能感知佈局研究
 2006
39 低功率指令快取記憶體之架構設計
 2005
40 應用整數線性規劃達成架構層級合成上 最佳化通道與暫存器配置之技術
 2005
41 高速及面積最小化之可組態加法器設計
 2005
42 高效能且可組態之子字組平行化乘加器設計
 2005
43 用戶可規劃閘陣列之邏輯合成與分割 1997
44 資訊顥示型態對偵錯作業績效的影響 1994
45 三維雜散電容模擬器及其在唯讀記憶體設計上的應用 1989
46 台北市公務人員調整工作時間對交通運輸影響之研究 1986
47 最佳迴歸設計 1980
電機學院