1. 目前位置：
江蕙如

江蕙如 Jiang, Hui-Ru

電子郵件／E-mail：huiru.jiang@gmail.com

服務單位／Department：電機學院 ／ 電子工程學系及電子研究所

著作期間／Publish Period：2001 - 2014-11-01

著作統計／Statistics

Books（1）
Digital Courses（1）
Patents（7）
Plan（13）
Thesis（21）

Books

序號
No.		 標題
Title		 著作日期
Date
1 國立交通大學電子工程學系江蕙如教師升等送審著作論文集 2011

Digital Courses

序號
No.		 標題
Title		 著作日期
Date
1 邏輯設計
 2009

Patents

序號
No.		 標題
Title		 著作日期
Date
1 時序設計變更的方法
 2014-11-01
2 工程變更之保持時間修復方法
 2014-09-16
3 連線拓樸設計方法
 2014-05-11
4 時序設計變更的方法
 2013-11-16
5 考量元件與佈線對稱之類比佈局方法
 2013-10-01
6 連線拓樸設計方法及包括上述方法之積體電路之製造方法
 2012-03-16
7 考量元件與佈線對稱之類比佈局方法
 2011-11-16

Plan

序號
No.		 標題
Title		 著作日期
Date
1 以資料分析為導向之新型態電子設計自動化研究---子計畫四：多選擇策略之製程熱點偵測( I ) 2014
2 新興電子設計自動化之應用：一個智慧型配電網路最佳化平台 2014
3 平行運算電子設計自動化技術研究---子計畫四：設計變更平行最佳化( III ) 2013
4 前瞻設計變更核心技術之開發 2013
5 前瞻設計變更核心技術之開發 2012
6 平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化(2/3) 2012
7 平行運算電子設計自動化技術研究-子計畫四：設計變更平行最佳化( I ) 2011
8 後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(III)
 2010
9 後次微米時代新興電子設計自動化技術之研究---子計畫二：整合性低耗電管理之技術開發(II) 2009
10 後次微米時代新興電子設計自動化技術之研究----子計畫二：整合性低耗電管理之技術開發(I) 2008
11 單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(III) 2007
12 單晶片系統驗證之核心技術開發---子計畫四：單晶片系統設計流程之實體驗證(II) 2006
13 單晶片系統驗證之核心技術開發-子計畫四：單晶片系統設計流程之實體驗證(I) 2005

Thesis

序號
No.		 標題
Title		 著作日期
Date
1 考慮時脈門控時序之暫存器分群演算法 2014
2 使用定位同步技術之非同步電路自動化流程設計 2013
3 使用動態邊界與元件合併移除時序分析中共同路徑悲觀性之研究 2013
4 由電路拓樸引導的降低漏電功耗之邏輯閘離散尺寸選擇架構 2012
5 在放置階段用多位元正反器節約時鐘功耗 2012
6 可復原時序錯誤之電路的短路徑填補演算法 2012
7 使用敏捷式基因探勘與隨機最佳化來改善類比電路合成的效率
 2012
8 基於多學習機器之製程熱點檢測 2012
9 新穎的低功耗序向元件置換演算法 2012
10 基於關鍵條件萃取之準確熱點偵測演算法 2011
11 Generic Integer Linear Programming Formulation for 3D IC Partitioning
 2010
12 考慮電壓島產生之低功率平面規劃方法
 2009
13 應用於三維積體電路之矽穿孔延遲測量器 2009
14 應用於三維積體電路之電路分層與成本估計 2009
15 以最小成本選用備用標準元件實現設計變更
 2008
16 以備用標準單元實現工程變更
 2008
17 系統晶片及奈米技術下直角史坦那樹之建構
 2008
18 考慮多層繞線與障礙物迴避之直角史坦那樹建構法
 2007
19 考慮可變省電工作模式之繞線研究
 2006
20 低功率單晶片網路之拓樸與佈局規劃
 2006
21 深次微米技術連線最佳化之研究 2001
電機學院