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950至2050MHz砷化鎵單晶微波積體電路降頻器之設計、模擬與量測
(1996)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系
CMOS發光顯像技術與閘極介電層材料研究---中加合作案(I)
(2000)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系
CMOS發光顯像技術與閘極介電層材料研究---中加合作案(II)
(2000)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系
RF CMOS 雜訊分析與可靠性研究
(2000)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系
RF CMOS之特性量測、模式建立與可靠性研究
(2000)
汪大暉
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WANG TAHUI
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交通大學電子工程系
一種新式氮化矽快閃式記憶元件研究(I)
(2001)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系
一種新式氮化矽快閃式記憶元件研究(II)
(2002)
汪大暉
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WANG TAHUI
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交通大學電子工程系
三維微電子真空元件模擬器
(1994)
汪大暉
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WANG TAHUI
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交通大學電子工程研究所
單電荷與輻射效應在先進CMOS 和SONOS 元件可靠性之統計量測與模式
(2015)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
在奈米元件内，由於元件具有強烈的三度空間效應，通道内電場與local strain均具不均勻性，元件内各個trap可因位置不同而對元件Vt有不同之影響，各個trap亦可因活化能不同或所在位置電場不同而具有不同之時間常數。相較於大面積元件内元件退化特性是眾多trap之平均結果，在奈米尺度元件内，每個元件可能僅含有一顆或少數顆trap，此時各個trap之差異性將逐漸顯現，而導致奈米元件特性退化AVt呈現一較寬的分佈。在實際應用上，通常係AVt分佈之tail部分導致元件與電路無法正常工作，本計劃的目的即在於研究元件内trap特性之統計分佈並建立元件退化特性分佈之統計模式。本計劃將研究VLSI元件三項重要單電荷(或少數顆電荷)效應所造成之可靠性議題，分別為 (a)奈米CMOS元件内AC BTI stress所造成AVt之統計分佈（b)奈米線電晶體内RTN之振幅分佈及 (c)a-粒子入射對於SONOS Vt分佈的影響。在BTI方面，吾人將測量數百顆high-k CMOS介電層内trapped charge產生或釋放之時間常數，研究其分佈特性並粹取high-k trap活化能分佈及探討活化能與元件結構，high-k/IL製程及通道材料之關係。並建立在AC BTI stress下元件退化AVt之統計分佈模式。在RTN方面，將由平面式元件擴展至奈米線元件，利用3D數值模擬及吾人已自行發展完成之量子線蒙地卡羅模擬研究奈米線元件内RTN之振幅分佈及理論模型。吾人並將以 FinFET近似奈米線元件量測RTN振幅分佈。在輻射線對SONOS可靠性方面，由於SONOS内電荷儲存方式與理論與傳統快閃式元件不同，吾人將研究a-粒子照射對512Mb SONOS記憶體Vt 分佈之影響，並建立Vt分佈統計模型，此模型將包括儲存電荷因Frenkel-Poole emission而流失及 a-粒子照射兩種機制所造成之Vt distribution tail。
單電荷與輻射效應在先進CMOS 和SONOS 元件可靠性之統計量測與模式
(2013)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
單電荷與輻射效應在先進CMOS 和SONOS 元件可靠性之統計量測與模式
(2014)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
奈米CMOS元件量子效應與電荷傳輸模擬及電性與可靠性分析(I)
(2004)
汪大暉
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WANG TAHUI
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交通大學電子工程系
奈米尺度（<50nm）CMOS 元件無論在元件物理與製程技術方面均將發生重大改變。本計畫將針對奈米CMOS 元件內電荷傳輸（transport），量子效應以及新製程技術進行一為期三年之研究。在理論方面，吾人將建立量子蒙地卡羅模擬（quantum Monte Carlo simulation）以探討一維或二維電子在極短通道元件內之傳輸效應（ballistic transport），並進而研究具有量子侷限效應元件（例如double gate CMOS，ultra-thin body SOI，FinFET 等）內之電子次能帶結構（sub-band）、碰撞機制（scattering）及所呈現之電流特性、漏電流機制與可靠性物理。在實驗量測方面，吾人將探討high-k（HfO2）與strained Si CMOS 兩個方向。對於high-k CMOS，重點在於研究HfO2 內電荷trapping／detrapping 所導致之可靠性議題，吾人將進行各種電性量測，例如DC／AC stress、temperature stress、RTN、flicker noise 等，分析HfO2 內trap 之性質、密度、以及stress 下產生速率，並建立相關之model。對於strained Si 元件，吾人將針對其電流特性（包括閘極與基極漏電流）、雜訊、熱載子效應進行系列之研究。本計畫最終之目的在於建立奈米尺度CMOS 元件正確之模擬方法，探討元件因微縮或結構上量子效應對於元件電性之影響，並評估各種元件結構，製程技術，對於未來CMOS 元件發展之方向。
奈米CMOS元件量子效應與電荷傳輸模擬及電性與可靠性分析(II)
(2005)
汪大暉
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WANG TAHUI
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交通大學電子工程系
奈米CMOS元件量子效應與電荷傳輸模擬及電性與可靠性分析(III)
(2006)
汪大暉
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WANG TAHUI
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交通大學電子工程系
奈米SONOS元件內單電子效應，可靠性物理及創新研究
(2012)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
非揮發性記憶體技術，隨著各種新式電子產品應用與龐大需求，已邁入100Gb 儲存之奈米世代。在各種研發之非揮發性記憶體技術(例如, SONOS, PCM, RRAM,…)中，SONOS 已被公認為最具可能取代傳統浮動閘極快閃式元件之下一世代記憶體技術。目前SONOS 元件已微縮至奈米尺度, NOR-type SONOS 已微縮至50 奈米，二位元儲存，而NAND-type SONOS 已達42 奈米，隨著技術繼續演進，無論在元件物理，元件結構與材料，新式操作方法及記憶體架構各方面，均將面臨重大挑戰。本計劃將針對奈米SONOS 微縮時之新的物理機制與效應及創新方法，進行為期三年之研究，內容將涵蓋基本元件理論，元件雜訊random telegraph noise(RTN)，單電子效應及其隨機特性，蒙地卡羅電子傳輸模擬，及新式元件結構與記憶體架構。主要研究議題，敘述如下；在 NOR-type SONOS 方面，由於採用熱電子寫入，以致於寫入時操作電壓無法低於3.5V 而限制閘極長度之微縮。在本計劃，吾人將利用在奈米尺度電子呈現之非平衡傳輸現象，提出一種新的熱電子操作方式，可將寫入時的操作電壓降至2.5V 以下。NOR-type SONOS 微縮時，另一物理限制為熱電子寫入時，會經由二次電子(secondary hot electron)之產生而在鄰近元件造成干擾 (program disturb)，此種效應在bitline 微縮時，將愈益明顯，吾人將利用蒙地卡羅模擬研究此種機制並試圖提出解決方法。此外，當元件微縮時，單一電子效應將更為顯著，單單一顆介面電荷 (interface charge)或儲存電荷(nitride charge)釋放即可能造成讀取錯誤，前者即為RTN，已被廣泛視為40 奈米以下NAND Flash 之主要可靠性議題。而後者尚未有人報導，吾人將建立一量測技術，以測量此種單電子效應，觀察其隨機性，並進行理論研究，藉由3D 數值模擬，建立此種單電子效應之統計模型並決定採用error code correction 時所需位元數。吾人將探討此種單電子效應與元件結構之關係，並提出一具有高度對稱性之元件結構，以降低此種單電子效應所造成讀取錯誤之機率。
奈米SONOS元件內單電子效應，可靠性物理及創新研究
(2011)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
非揮發性記憶體技術，隨著各種新式電子產品應用與龐大需求，已邁入100Gb 儲存之奈米世代。在各種研發之非揮發性記憶體技術(例如, SONOS, PCM, RRAM,…)中，SONOS 已被公認為最具可能取代傳統浮動閘極快閃式元件之下一世代記憶體技術。目前SONOS 元件已微縮至奈米尺度, NOR-type SONOS 已微縮至50 奈米，二位元儲存，而NAND-type SONOS 已達42 奈米，隨著技術繼續演進，無論在元件物理，元件結構與材料，新式操作方法及記憶體架構各方面，均將面臨重大挑戰。本計劃將針對奈米SONOS 微縮時之新的物理機制與效應及創新方法，進行為期三年之研究，內容將涵蓋基本元件理論，元件雜訊random telegraph noise(RTN)，單電子效應及其隨機特性，蒙地卡羅電子傳輸模擬，及新式元件結構與記憶體架構。主要研究議題，敘述如下；在 NOR-type SONOS 方面，由於採用熱電子寫入，以致於寫入時操作電壓無法低於3.5V 而限制閘極長度之微縮。在本計劃，吾人將利用在奈米尺度電子呈現之非平衡傳輸現象，提出一種新的熱電子操作方式，可將寫入時的操作電壓降至2.5V 以下。NOR-type SONOS 微縮時，另一物理限制為熱電子寫入時，會經由二次電子(secondary hot electron)之產生而在鄰近元件造成干擾 (program disturb)，此種效應在bitline 微縮時，將愈益明顯，吾人將利用蒙地卡羅模擬研究此種機制並試圖提出解決方法。此外，當元件微縮時，單一電子效應將更為顯著，單單一顆介面電荷 (interface charge)或儲存電荷(nitride charge)釋放即可能造成讀取錯誤，前者即為RTN，已被廣泛視為40 奈米以下NAND Flash 之主要可靠性議題。而後者尚未有人報導，吾人將建立一量測技術，以測量此種單電子效應，觀察其隨機性，並進行理論研究，藉由3D 數值模擬，建立此種單電子效應之統計模型並決定採用error code correction 時所需位元數。吾人將探討此種單電子效應與元件結構之關係，並提出一具有高度對稱性之元件結構，以降低此種單電子效應所造成讀取錯誤之機率。
奈米SONOS元件內單電子效應、可靠性物理及創新研究
(2010)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
非揮發性記憶體技術，隨著各種新式電子產品應用與龐大需求，已邁入100Gb 儲存之奈米世代。在各種研發之非揮發性記憶體技術(例如, SONOS, PCM, RRAM,…)中，SONOS 已被公認為最具可能取代傳統浮動閘極快閃式元件之下一世代記憶體技術。目前SONOS 元件已微縮至奈米尺度, NOR-type SONOS 已微縮至50 奈米，二位元儲存，而NAND-type SONOS 已達42 奈米，隨著技術繼續演進，無論在元件物理，元件結構與材料，新式操作方法及記憶體架構各方面，均將面臨重大挑戰。本計劃將針對奈米SONOS 微縮時之新的物理機制與效應及創新方法，進行為期三年之研究，內容將涵蓋基本元件理論，元件雜訊random telegraph noise(RTN)，單電子效應及其隨機特性，蒙地卡羅電子傳輸模擬，及新式元件結構與記憶體架構。主要研究議題，敘述如下；在 NOR-type SONOS 方面，由於採用熱電子寫入，以致於寫入時操作電壓無法低於3.5V 而限制閘極長度之微縮。在本計劃，吾人將利用在奈米尺度電子呈現之非平衡傳輸現象，提出一種新的熱電子操作方式，可將寫入時的操作電壓降至2.5V 以下。NOR-type SONOS 微縮時，另一物理限制為熱電子寫入時，會經由二次電子(secondary hot electron)之產生而在鄰近元件造成干擾 (program disturb)，此種效應在bitline 微縮時，將愈益明顯，吾人將利用蒙地卡羅模擬研究此種機制並試圖提出解決方法。此外，當元件微縮時，單一電子效應將更為顯著，單單一顆介面電荷 (interface charge)或儲存電荷(nitride charge)釋放即可能造成讀取錯誤，前者即為RTN，已被廣泛視為40 奈米以下NAND Flash 之主要可靠性議題。而後者尚未有人報導，吾人將建立一量測技術，以測量此種單電子效應，觀察其隨機性，並進行理論研究，藉由3D 數值模擬，建立此種單電子效應之統計模型並決定採用error code correction 時所需位元數。吾人將探討此種單電子效應與元件結構之關係，並提出一具有高度對稱性之元件結構，以降低此種單電子效應所造成讀取錯誤之機率。
次32奈米CMOS元件可靠性分析、量子結構效應、與蒙地卡羅電荷傳輸模擬
(2009)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
當CMOS 元件微縮至32 奈米以下，無論在元件結構,材料與載子傳輸理論方面，均將發生重大變化與挑戰。在本計劃內，吾人將針對先進CMOS 元件，例如,含形變之矽/鍺通道，高介電係數/金屬閘極及具量子結構之元件，進行理論與實驗研究。在可靠度方面，吾人將延續在前期計畫中所發展之單電子量測技術，研究新式閘極介電層材料之缺陷及其對載子移動率(carrier mobility) 之影響，並探討限制元件微縮之可靠性議題，如電流雜訊等。在理論計算方面，吾人將以先前所發展之蒙地卡羅模擬為基礎，並配合載子能帶結構之計算，研究各種增進載子移動率之技術，內容涵蓋具形變之元件通道，極短通道內載子之特殊傳輸效應(velocity overshoot and ballistic motion)，及具量子結構之元件特性(例如FinFET, quantum well channel)，上述研究將著重於含量子結構與形變能帶結構之計算，綜合本計劃之研究目標，一為利用吾人在元件可靠性量測方法之突破(單電子效應量測)，探討元件在微縮過程中新的材料與新的元件結構所產生可靠性議題及相關物理機制，另一方面，針對目前各種新式元件提供一具量子效應之蒙地卡羅模擬，以探討各種增進載子速度方法之理論基礎與極限。
次32奈米CMOS元件可靠性分析、量子結構效應、與蒙地卡羅電荷傳輸模擬
(2008)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
當CMOS 元件微縮至32 奈米以下，無論在元件結構,材料與載子傳輸理論方面，均將發生重大變化與挑戰。在本計劃內，吾人將針對先進CMOS 元件，例如,含形變之矽/鍺通道，高介電係數/金屬閘極及具量子結構之元件，進行理論與實驗研究。在可靠度方面，吾人將延續在前期計畫中所發展之單電子量測技術，研究新式閘極介電層材料之缺陷及其對載子移動率(carrier mobility) 之影響，並探討限制元件微縮之可靠性議題，如電流雜訊等。在理論計算方面，吾人將以先前所發展之蒙地卡羅模擬為基礎，並配合載子能帶結構之計算，研究各種增進載子移動率之技術，內容涵蓋具形變之元件通道，極短通道內載子之特殊傳輸效應(velocity overshoot and ballistic motion)，及具量子結構之元件特性(例如FinFET, quantum well channel)，上述研究將著重於含量子結構與形變能帶結構之計算，綜合本計劃之研究目標，一為利用吾人在元件可靠性量測方法之突破(單電子效應量測)，探討元件在微縮過程中新的材料與新的元件結構所產生可靠性議題及相關物理機制，另一方面，針對目前各種新式元件提供一具量子效應之蒙地卡羅模擬，以探討各種增進載子速度方法之理論基礎與極限。
次32奈米CMOS元件可靠性分析、量子結構效應、與蒙地卡羅電荷傳輸模擬
(2007)
汪大暉
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WANG TAHUI
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國立交通大學電子工程學系及電子研究所
當CMOS 元件微縮至32 奈米以下，無論在元件結構,材料與載子傳輸理論方面，均將發生重大變化與挑戰。在本計劃內，吾人將針對先進CMOS 元件，例如,含形變之矽/鍺通道，高介電係數/金屬閘極及具量子結構之元件，進行理論與實驗研究。在可靠度方面，吾人將延續在前期計畫中所發展之單電子量測技術，研究新式閘極介電層材料之缺陷及其對載子移動率(carrier mobility) 之影響，並探討限制元件微縮之可靠性議題，如電流雜訊等。在理論計算方面，吾人將以先前所發展之蒙地卡羅模擬為基礎，並配合載子能帶結構之計算，研究各種增進載子移動率之技術，內容涵蓋具形變之元件通道，極短通道內載子之特殊傳輸效應(velocity overshoot and ballistic motion)，及具量子結構之元件特性(例如FinFET, quantum well channel)，上述研究將著重於含量子結構與形變能帶結構之計算，綜合本計劃之研究目標，一為利用吾人在元件可靠性量測方法之突破(單電子效應量測)，探討元件在微縮過程中新的材料與新的元件結構所產生可靠性議題及相關物理機制，另一方面，針對目前各種新式元件提供一具量子效應之蒙地卡羅模擬，以探討各種增進載子速度方法之理論基礎與極限。