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瀏覽 的方式： 作者 Tseng, Wenliang

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公開日期標題作者
1-十一月-2006Passive reduced-order macro-modeling for linear time-delay interconnect systemsTseng, Wenliang; Liu, Chien-Nan Jimmy; Su, Chauchin; 電控工程研究所; Institute of Electrical and Control Engineering
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