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學術出版;;Publications

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收集所有交通大學研究人員與學生個人或團體所發表之各項學術著作，涵蓋期刊論文、教師專書、學位論文等項。;;Collections of Publications of NCTU Researchers and Students Like Journal Papers and Thesis.

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🏛️國立陽明交通大學機構典藏

Author: search.filters.author.單智君

Search Results

Now showing 1 - 10 of 34
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    二元碼至網頁瀏覽器應用程式的轉換技術之研究與設計
    (2016)
    單智君
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    SHANN JEAN JYH-JIUN
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    國立交通大學資訊工程學系（所）
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    二元碼至網頁瀏覽器應用程式的轉換技術之研究與設計
    (2015)
    單智君
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    SHANN JEAN JYH-JIUN
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    國立交通大學資訊工程學系（所）
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    Item type:Item,
    記憶裝置及其資料提供方法
    (2010-08-01)
    楊惠親
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    鍾崇斌
    ;
    單智君
    本發明係揭露一種記憶裝置及其資料提供方法，此記憶裝置接收一處理器所發送之初始指令位址之後，便可動態預測及產生下一個指令之位址，並以所產生之位址至記憶單元陣列提取指令，將此指令傳送予處理器。藉此，記憶裝置可自主性地向處理器傳送指令，不需等待處理器提供指令位址，因此本發明之記憶裝置及其資料提供方法可大幅地減少指令位址傳輸量。
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    資料搜尋方法及其數值資料編碼方法
    (2010-08-21)
    鄭哲聖
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    單智君
    ;
    鍾崇斌
    本發明係揭露一種資料搜尋方法及其數值資料編碼方法，此方法將已排序之複數個數值分成複數個群組，每一群組之第一個數值係代表為跳躍點，而其他數值係代表為內部點，接著，使用一第一編碼演譯程序對該些群組之跳躍點進行編碼，以產生複數個跳躍點編碼值，並使用一空間預估程序，預估此些內部點以一第二編碼演譯程序進行編碼時所需之位元保留空間，繼之，根據該第二編碼演譯程序對該些群組之該些內部點進行編碼，以產生複數個內部點編碼值。最後，根據群組之排列順序及位元保留空間，將跳躍點編碼值及內部點編碼值依序排列，以產生一輸出編碼資料。
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    記憶裝置及其迴圈緩衝器
    (2011-06-11)
    吳奕緯
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    田濱華
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    鍾崇斌
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    單智君
    本發明係揭露一種記憶裝置及其迴圈緩衝器(loop buf-fer)。在一實施例中，此迴圈緩衝器包含一緩衝記憶體單元及一分支目的緩衝區(BTB)，緩衝記憶體單元可儲存最內層迴圈指令(innermost loop instruction)，而分支目的緩衝區(BTB)可儲存此緩衝記憶體單元內之指令之追跡資料(track)。藉此，此迴圈緩衝器可儲存包含向前分支(forward branch)及函式(subroutine)之迴圈指令，以進一步減少指令提取之耗能。
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    Item type:Item,
    資料搜尋方法及其數值資料編碼方法
    (2008-04-01)
    鄭哲聖
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    單智君
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    鍾崇斌
    本發明係揭露一種資料搜尋方法及其數値資料編碼方法,此方法將已排序之複數個數値分成複數個群組,每一群組之第一個數値係代表為跳躍點,而其他數値係代表為內部點,接著,使用一第一編碼演譯程序對該些群組之跳躍點進行編碼,以產生複數個跳躍點編碼値,並使用一空間預估程序,預估此些內部點以一第二編碼演譯程序進行編碼時所需之位元保留空間,繼之,根據該第二編碼演譯程序對該些群組之該些內部點進行編碼,以產生複數個內部點編碼値。最後,根據群組之排列順序及位元保留空間,將跳躍點編碼値及內部點編碼値依序排列,以產生一輸出編碼資料。
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    Item type:Item,
    記憶裝置及其資料提供方法
    (2008-07-01)
    楊惠親
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    鍾崇斌
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    單智君
    本發明係揭露一種記憶裝置及其資料提供方法,此記憶裝置接收一處理器所發送之初始指令位址之後,便可動態預測及產生下一個指令之位址,並以所產生之位址至記憶單元陣列提取指令,將此指令傳送予處理器。藉此,記憶裝置可自主性地向處理器傳送指令,不需等待處理器提供指令位址,因此本發明之記憶裝置及其資料提供方法可大幅地減少指令位址傳輸量。
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    Item type:Item,
    記憶裝置及其迴圈緩衝器
    (2008-07-01)
    吳奕緯
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    田濱華
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    鍾崇斌
    ;
    單智君
    本發明係揭露一種記憶裝置及其迴圈緩衝器(loop buffer)。在一實施例中,此迴圈緩衝器包含一緩衝記憶體單元及一分支目的緩衝區(BTB),緩衝記憶體單元可儲存最內層迴圈指令(innermost loop instruction),而分支目的緩衝區(BTB)可儲存此緩衝記憶體單元內之指令之追跡資料(track)。藉此,此迴圈緩衝器可儲存包含向前分支(forward branch)及函式(subroutine)之迴圈指令,以進一部減少指令提取之耗能。
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    應用於嵌入式異質多核心平台之工作管理演算法的設計與實作
    (2008)
    單智君
    ;
    SHANN JEAN JYH-JIUN
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    國立交通大學資訊工程學系(所)
    為了滿足對計算機系統日益增加的效能需求，目前處理器的架構主要藉由增加處理 器核心（processor core）的方式來達到這個目的，這樣的架構通稱為多核心（multi-core） 處理器。由於嵌入式（embedded）系統在功率消耗上的限制，因此embedded 系統中的 multi-core 處理器通常採用異質多核心（heterogeneous multi-core）架構。為了要在 heterogeneous multi-core 處理器開發與執行程式，必須有相關的軟體開發工具與作業系 統（operating system，OS）來配合；其中，又以工作（task）的靜態與動態管理（management） 為其研究重點。 因此，本計畫將以三年時間探討靜態與動態的 task management 相關的議題，並將 研究的成果以開放原始碼（open source）的方式釋出。在靜態task management 的部分， 主要的研究重點將在程式開發時程式碼分割（partition）、配置（allocation）、及排程 （scheduling）上。程式碼partition 與allocation 就是把程式碼分割成數個code segments， 並為每一個code segment 指定一個processor core 來執行；scheduling 則是根據code segment 的相依關係來安排執行的先後次序。整個task 靜態management 的部分將包含： (1) 程式碼分析機制的設計與開發。 (2) 程式碼靜態 partition 與allocation 演算法的設計與開發。 (3) 程式碼靜態 scheduling 演算法的設計與開發。 在 task 動態management 的部分則主要針對OS 對程式/行程（process）在執行時的管理 機制，其中包含： (1) 各種程式/process 特性與process 動態allocation/scheduling 間的關係分析。 (2) Process 動態allocation 演算法。 (3) Process 動態scheduling 演算法。 除了上述的議題外，我們也將把開發的靜態與動態技術實作到一個常見的系統上， 並將這些技術與其他子計畫的成果做整合，其中包含： (1) 動態與靜態技術之系統實作。 (2) Process 動態allocation/scheduling 技術與二進位碼偵測（binary instrumentation） 的整合。 (3) 程式碼靜態 partition/allocation/scheduling 以及process 動態allocation/scheduling 技術與JVM（JIT）的整合。
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    低功率計算機設計
    (2008)
    單智君
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    SHANN JEAN JYH-JIUN
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    國立交通大學資訊工程學系(所)
    計算機的發展，隨著使用者需求的增加與各種應用的多元化，使得設計上越趨複 雜，晶片內單位面積的電晶體數量也因此快速增加。近年來，不論從散熱問題面或可攜 式產品的需求面來看，低功率技術的開發均為重要的產業發展方向。本計畫擬以三年為 期，由計算機架構的角度出發，探討相關的低功率設計技術。 本計畫提案的研究內容將以低功率、低耗能且兼顧效能為目的，依動態分支預測、 匯流排系統、及快取記憶體等三大方向規劃各研究課題，概述如下： .. 動態分支預測方面：著重於消除無意義的動態分支預測器之存取、分支標的緩衝器 (Branch Target Buffer, BTB)之動態電源管理技術、以及BTB 與快取記憶體 (Instruction Cache)之整合低功率技術等相關議題。 .. 匯流排系統方面：著重於各類位址、指令、及資料在 Full-width Bus 與Narrow Bus 上的編碼技術開發。 .. 快取記憶體方面：著重於迴圈緩衝器(Loop Buffer)之低耗能設計以及L1 Cache 與 L2 Cache 之動態電源管理技術。 本研究計劃符合國科會資訊學門之「前瞻性系統單晶片架構」重點規劃主題中的「低 耗能設計」研究課題，為目前產學研究的重要發展趨勢。基於本研究團隊對計算機架構 及低功率技術的既有研究基礎，期望能將之應用於開發上述低耗能關鍵技術，以對我國 低功率計算機技術的設計開發能力及經濟利益有所助益，並培育相關領域所需之人才。