<link rel="stylesheet" href="styles.cf390c6bfbe7555f.css">

學術出版;;Publications

Permanent URI for this communityhdl:11536/1

收集所有交通大學研究人員與學生個人或團體所發表之各項學術著作，涵蓋期刊論文、教師專書、學位論文等項。;;Collections of Publications of NCTU Researchers and Students Like Journal Papers and Thesis.

Browse

Filters

1994 - 199952000 - 2009102010 - 20168

Settings

🏛️國立陽明交通大學機構典藏

Author: search.filters.author.Chung Steve SHas files: No

Search Results

Now showing 1 - 10 of 23
  • Thumbnail Image
    Item type:Item,
    低功耗互補式穿隧場效電晶體的設計與製作 (I)
    (2016)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
  • Thumbnail Image
    Item type:Item,
    高性能先進三維閘極CMOS應變元件設計-元件至電路的考量( III )
    (2015)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
  • Thumbnail Image
    Item type:Item,
    低功耗互補式穿隧場效電晶體的設計與製作 (I)
    (2015)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
  • Thumbnail Image
    Item type:Item,
    張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(III)
    (2007)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
  • Thumbnail Image
    Item type:Item,
    高速操作及高資料保存特性SONOS型式快閃記憶體之研究
    (2008)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
    傳統的浮動閘極(floating gate) 快閃式記憶體，受限於資料保存(data retention)問 題，穿隧氧化層(tunnel oxide)無法繼續微縮，SONOS 則具有可微縮性(scalability)、可以 有較佳的資料保存、低電壓操作、適合箝入式(embedded)設計等優點。SONOS 結構快 閃式記憶體的研究，在國內研究則相當缺乏，本計劃著眼於此，規劃三年時程的研究計 劃，建立一套完整的SONOS Flash cell 架構，嘗試利用Nitride 介電層及金屬化合物電荷 儲存層(charge storage)結構的SONOS-type 快閃式記憶體，以達到同時可以高速操作及較 佳資料保存(dada retention)特性等優點，建立相關製程模組，並探討其漏電流機制及可 靠性的分析方法。 本計劃預期完成的工作有： 第一年計劃工作的執行，我們將更改傳統 SONOS 中ONO layer 的設計，將ONO layer 改為Nitride 介電層/金屬化合物/Nitride(NMN)結構，以期達到可以高速操作、具高可靠 性、較佳data retention 的SONOS 快閃式記憶體元件設計。主要工作包含：建立high-k nitride 做為tunnel oxide、成長高可靠性低漏電流tunnel oxide 技術、開發metal-storage node 材料，建立相關製程模組，以及各種不同tunnel nitride 結構、storage node 的各項 性能(performance)及可靠性的研究。 第二年主要是延續第一年的元件製作及各種操作模式，完成具體的可靠性評估，包含： Cell Endurance、Data retention 等的可靠性量測，元件在P/E cycling 以後，tunnel oxide 所造成氧化層傷害的可靠性量測方法研究及各項leakage current 模型建立，依第一年完 成的不同的tunnel nitride、blocking nitride 厚度條件sample，研究出scaling 的設計準則。 最後一年則是利用 metal-NC 技術取代前一年的電荷儲存層於SONOS cell 的製作，期能 達到更好的data retention 的目標及操作速度、operation window、可靠性等的評估，建立 一套利用metal-NC 技術於SONOS cell 製程與元件的設計準則。 最後成果預期可以有世界級水準的論文發表，研究成果更可做為產業界下一世代快閃記 憶體的重要參考。
  • Thumbnail Image
    Item type:Item,
    混合基片奈米CMOS元件技術中各種應力效應對傳輸特性及可靠性影響的研究
    (2008)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
    為了克服CMOS 元件的微縮極限，90 奈米以下的CMOS 技術上，運用各種應力來增 強通道載子移動率，可以大幅提昇驅動電流大小。這種應力結構，其有效的方法分為 二類，其一是單向應力(uniaxial strain)，屬於一維的形變，以利用製程為之；另一則是 biaxial strain，屬二維的形變，最普遍的方法是將矽通道層長在矽鍺層(SiGe)上面。我 們最近的研究發現，載子移動率提昇越多，元件可靠性將越差，uniaxial strain 或biaxial strain 對電流的提昇，則有不同的效果。本計劃的目的有二：其一是探討各種不同strain 對元件電流提昇的影響，該類元件的彈道傳輸(ballistic transport)特性，另一則是傳輸特 性與可靠性間的關係，以獲致高元件性能及高可靠性的最佳化設計。 本計劃為期三年。第一年目標是研製各種strain(即uniaixal strain、biaxial 及二者組合的 multiple-stressor)的nMOS 元件，進而探討其傳輸特性的量測方法研究。首先，我們須 設計製作超薄閘氧化層(100)-surface nMOS 元件一批，採用不同的strain 方式。其次， 量化元件傳輸特性的主要參數(transport parameter)（入射速度及反射係數），以建立傳 輸特性參數，並且探討該參數與可靠性受應力影響的程度。 第二年計劃，我們將採用不同的strain 結構於pMOS 元件的製作。運用第一年的研究 方式，首先，我們需設計製作各種strain 結構(110)-surface pMOSFET 元件，延續第一 年的transport 理論，實驗計算transport 參數，可靠性量測，尤其探討pMOS 可靠性的 關鍵，即負偏壓不穩特性(NBTI)可靠性。最後則研究應力對於傳輸特性參數及元件可 靠性的影響。探討何種應力結構有較佳的傳輸參數及優異的可靠性。 第三年計劃，運用前二年製作的元件，探討multiple-stressor 元件的傳輸參數及可靠性 建立transport 參數及可靠性的技術藍圖(technology roadmap)，nMOS 與pMOS 元件的 性能與可靠性設計準則及roadmap。這二項成果可以提供未來ITRS roadmap 討論時參 考。將有助於建立下一世代奈米CMOS 元件採用混合式基片(hybrid substrate) CMOS 技術時，strain 結構CMOS 元件的最佳設計準則。
  • Thumbnail Image
    Item type:Item,
    高性能先進三維閘極CMOS應變元件設計-元件至電路的考量 (II)
    (2014)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
  • Thumbnail Image
    Item type:Item,
    先進奈米應力結構CMOS元件性能與可靠性變異之研究
    (2011)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
    CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限 電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面 積很小的情況下，其分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為Random Dopant Fluctuation(RDF)。另一方面，strain 技術已成為90 奈米世代以後的主流技術，由於該元件強 調mobility 的提昇以提昇電流ID(driving current)，可以預期，ID variation 將在strain 元件上 更受到重視。另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，對於元件考靠性亦將 產生影響。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的相關研究方法， 來探討ID variation。計劃目的有四：其一是探討strained-Si 元件CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation。其二是利用傳輸理論，探討造成ID variation 的各個 因素，其三是利用電流雜訊量測法（ID-RTN），探討各種元件，stress 效應下，RTF(Random Trap Fluctuation)導致的Variation 及可靠性的關聯性。最後，將建立一個多變數(multivariate) 分析法，來了解各個參數在ID variation 所佔的分量，以建立正確的strain 元件設計準則。 本計劃為期三年。第一年是運用園區廠商先進的28nm 製程研製bulk control nMOSFET 元件、 nitride-capped layer (CESL) nMOSFET 和strained Si SiC S/D 結構nMOSFET 等先進元件，經 由各不同split 元件的實驗，分析探討產生drain current variation 的電性參數，接著進行RDF 導致的Vth Variation 的研究。其次，利用製程與元件模擬，輔助了解RDF 現象，最後討論 Variation 與彈道傳輸的兩個參數（Vinj 和Bsat）間之關聯性。 第二年目標是探討 strained-Si pMOS 元件的 variation。首先是探討strained-Si pMOS 元件中， strain 造成的Vth variation。接著進行RDF 導致的Vth Variation 的研究，利用製程與元件模 擬，輔助了解RDF 現象，其次，討論彈道傳輸的兩個參數（Vinj 和Bsat）與ID variation 間 之關聯性。最後，整合二年的結論，探討nMOSFET/pMOSFET 有效控制variation 且可有效 提昇元件 ID performance 之設計準則。 第三年目標是探討 strained-Si CMOS 元件中，hot-carrier 造成的trap 分佈，它的spatial distribution 及對元件可靠性的影響。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 Vth 及 ID variation、以及運用傳輸理論，探討variation 和元件可靠性間 的關聯性。 總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸28nm 元件的製作，探討各 種strain CMOS 元件，RDF 及RTF 造成的Vth 及ID variation，建立有效控制variation 且可 有效提昇元件 ID performance 及reliability 之設計準則，除了學術研究外，這對於產業應用， 有立即的參考價值。
  • Thumbnail Image
    Item type:Item,
    先進奈米應力結構CMOS元件性能與可靠性變異之研究
    (2012)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程學系及電子研究所
    CMOS 元件通道長度的微小化，趨動電流的提升、閘極氧化層漏電流，可分別運用應力技術 (strained technique)、high-k 加上metal gate 來克服。唯獨短通道效應或通道掺雜引起的臨限 電壓變異性(Vth Variability)目前尚未能夠良好的解決，它源自於通道中的掺雜(dopant)，在面 積很小的情況下，其分佈的不均勻(nonuniform)會影響到Vth，此效應稱之為Random Dopant Fluctuation(RDF)。另一方面，strain 技術已成為90 奈米世代以後的主流技術，由於該元件強 調mobility 的提昇以提昇電流ID(driving current)，可以預期，ID variation 將在strain 元件上 更受到重視。另一新穎的效應：稱之為Random Trap Fluctuation(RTF)，對於元件考靠性亦將 產生影響。我們延續過去在CMOS 元件應力技術的研究成果，以及發展的相關研究方法， 來探討ID variation。計劃目的有四：其一是探討strained-Si 元件CMOS 元件RDF(Random Dopant Fluctuation)導致的Vth Variation。其二是利用傳輸理論，探討造成ID variation 的各個 因素，其三是利用電流雜訊量測法（ID-RTN），探討各種元件，stress 效應下，RTF(Random Trap Fluctuation)導致的Variation 及可靠性的關聯性。最後，將建立一個多變數(multivariate) 分析法，來了解各個參數在ID variation 所佔的分量，以建立正確的strain 元件設計準則。 本計劃為期三年。第一年是運用園區廠商先進的28nm 製程研製bulk control nMOSFET 元件、 nitride-capped layer (CESL) nMOSFET 和strained Si SiC S/D 結構nMOSFET 等先進元件，經 由各不同split 元件的實驗，分析探討產生drain current variation 的電性參數，接著進行RDF 導致的Vth Variation 的研究。其次，利用製程與元件模擬，輔助了解RDF 現象，最後討論 Variation 與彈道傳輸的兩個參數（Vinj 和Bsat）間之關聯性。 第二年目標是探討 strained-Si pMOS 元件的 variation。首先是探討strained-Si pMOS 元件中， strain 造成的Vth variation。接著進行RDF 導致的Vth Variation 的研究，利用製程與元件模 擬，輔助了解RDF 現象，其次，討論彈道傳輸的兩個參數（Vinj 和Bsat）與ID variation 間 之關聯性。最後，整合二年的結論，探討nMOSFET/pMOSFET 有效控制variation 且可有效 提昇元件 ID performance 之設計準則。 第三年目標是探討 strained-Si CMOS 元件中，hot-carrier 造成的trap 分佈，它的spatial distribution 及對元件可靠性的影響。其次，運用電流雜訊量測法（ID-RTN），探討Random Trap Fluctuation 導致的 Vth 及 ID variation、以及運用傳輸理論，探討variation 和元件可靠性間 的關聯性。 總之，本計畫的進行，將發展一系列的研究方法，配合更小尺寸28nm 元件的製作，探討各 種strain CMOS 元件，RDF 及RTF 造成的Vth 及ID variation，建立有效控制variation 且可 有效提昇元件 ID performance 及reliability 之設計準則，除了學術研究外，這對於產業應用， 有立即的參考價值。
  • Thumbnail Image
    Item type:Item,
    次微米MOS元件在非熱平衡下含氧化層傷害之熱電子閘極電流模式
    (1994)
    莊紹勳
    ;
    Chung Steve S
    ;
    國立交通大學電子工程研究所
    現今VLSI及ULSI MOSFET設計上,熱載子注入所引 起元件的退化為主要重點之一.因為熱載子注 入會產生閘極電流,以及在Si與Oxide界面間衍生 出氧化層傷害(Oxide trapped charges, Interfacetrap generation).一方面,它會影響到電晶體長期使用 的可靠性;另外一方面,它卻又提供了特殊元件( 如EPROM)應用的發展.在傳統的電腦輔助設計上, 對於上述效應所引起之退化機制,一般是採用 燒機測試以評估元件使用壽命.然而這種方法, 有其使用上的缺陷,因為這種程續無法定量表 示出隱含在元件長期使用下有關可靠性的問題 .因此將Oxide trapped charge與Interface trap generation 納入考慮,推導出二維閘極電流模式,成為一可 行的方式.本計畫中,我們首先將推導出閘極電 流模式,同時考慮到Oxide trapped charges與Interface trap generation的效應,將其Implement於二維元件模 擬器Minimos中,並考慮能量傳輸模式.然後再把二 維製程模擬器SUPREM與Minimos結合成一完整模擬系統,這一完整模擬系統是預估元件長期可靠 性不可或缺的工具.最後為了證實此一模擬系 統能夠正確預估閘極電流,我們將以電荷幫浦 法等實驗方法來加以驗證.進而追求能一致描 述閘極電流□Oxide trapped charges與Interface trap generation對應於熱載子的注入效應.預期本計畫 所推導出閘極電流模式,將可廣泛運用在目前 VLSI及ULSI次微米與深次微米MOSFET,EPROM等元件的 設計.