高階助聽器晶片及系統---子計畫四：助聽器數位積體電路設計(I)

Abstract

雙耳式助聽器系統不單只是二隻單耳式助聽器組合起來而已。首先，包 含雙耳間準位差異、雙耳間時間差異、以及雙耳遮罩準位差異等資訊的聽力 補償系統，將較傳統只考慮以可聽到聲音的聽力補償方式來得複雜；其次， 可通訊之雙耳助聽器的資料處理數量為單耳助聽器的二倍以上，大為增加助 聽器對記憶體大小以及頻寬的需求；最後，雙耳助聽器可運用更先進的抗雜 訊演算法以解決雞尾酒效應的問題。但另一方面，複雜的演算法同時也帶來 更多的功率損耗，為使配戴者有相同的使用時間，如何實現一高階雙耳助聽 器系統，使其數位積體電路整體功率損耗低於300μW，相當具有挑戰性。 本子計畫預計於三年內完成：(1)異質可程式化助聽器運算平台; (2)低功 耗微處理器以及助聽器運算引擎; (3)具變動電路延遲資料路徑數位電路設計; (4)適應性動態電壓調整技術; (5)低電壓低功耗SRAM 模組。以及助聽器測試 晶片的人體臨床試驗。 第一年，我們將設計適用於華語雙耳助聽器之運算平台的微架構，以做 為發展低功率數位電路技術的依據。此平台將包含一個精簡微處理器以及多 個異質語音訊號處理運算引擎。我們將針對雙耳助聽器補償策略，進行電子 系統層次的模擬以及複雜度分析，以決定平台中微處理器以及各個運算引擎 最佳硬體架構以及資源配置。此平台將以高度平行化的運算模型，以達到低 功率消耗的目的。運算平台的初步規格為效能大於500MOPs@10MHz，在 90nm CMOS 製程下，整體功率損耗不超過300μW。此外，我們也制定平台 上微處理器以及運算引擎之間資料傳輸以及通用的流程控制介面，使得此平 台可以快速的加入（或移植）運算模組，利於未來系統的更新與開發。 第二年，我們將開發超低電壓低功率電路技術以設計處理器所需之資料 路徑與記憶體模組，期望能更一步降低雙耳助聽器運算平台的功率損耗。第 二年的規格為效能大於500MOPs@10MHz，在90nm CMOS 製程下，整體功 率損耗不超過150μW。我們將開發具變動電路延遲資料路徑的電路架構。此 架構將能容忍因降低電壓所造成的運算延遲增加，進而可降低數位運算處理 器的操作電壓以及功耗。此外我們亦將開發適應性電壓調整計術，搭配變動 電路延遲資料路徑使運算平台能夠根據當時的環境參數以及運算需求，動態 調整其電壓，以進一步減少能量的消耗。所開發的記憶體模組可工作於0.5V 或以下，以4K 模組為例，記憶體於10MHz 工作頻率下，損耗不到10 μW。 第三年，我們將共同完成一高階雙耳助聽器 SoC 驗証以及整合，並完 成展示平台與人體臨床試驗，以進行整體效能以及功耗的評估。預計雙耳助 聽器之數位子系統的功率損耗可以低於300μW。

Binaural hearing aids can provides better sound quality and hearing loss compensation. However, the high computation complexity leads to large power consumption for binaural heading aid SoC. In this subproject, within three years, we will develop an ultra-low power, heterogeneous binaural hearing aid computing platform for Mandarin hearing-impaired people. Several low-power and low-voltage digital circuit design techniques are involved, including low-voltage variable-latency datapath design, low-complexity adaptive voltage scaling technique, and low-voltage SRAM module, to improve the energy efficiency. The target specification of the binaural hearing aid computing platform is: >500MOPs, <300μW, running at 10MHz@90nm CMOS. In addition, the adequate and necessary clinical symptoms examinations will be included in this project. In the first year, we will design the micro-architecture of the binaural hearing aid computing platform, which will comprise a RISC-lite processor and several heterogeneous computing engines (PEs) for audio signal processing. Each PE will be customized for the essential blocks in the binaural hearing aid algorithm. The system is extendable and its performance is parameterized. This platform should be able to perform 500Mops at 10MHz and its power should be less than 300μW under 90nm process. We also design a common interface for the interaction between the PEs and micro processor. Therefore, the PE can be added or eliminated quickly and seamlessly. In the second year, we will develop low-voltage, low-power circuit design techniques as well as the low-voltage SRAM module. The computing circuit in each PE will employ the variable-latency architecture, which can tolerant the timing error due to voltage scaling. An optimized cell-based design flow will also be developed for designing the low-power variable-latency datapath. Besides, the hearing aid computing will adopt the adaptive voltage scaling technique to further reduce the power consumption. We expect the power dissipation of the computing platform to be lowered to less than 150μW using the developed low-power circuit techniques and the low-voltage SRAM module. In the third year, we will help to complete the binaural hearing aid SOC and its demo system.