使用60GHz之室內十億級位元傳輸率之無線基頻傳收機---子計畫四：以60GHz室內無線個人網路為核心之多標準基頻接收機處理器設計(I)

Abstract

寬頻已成為未來室內無線通訊趨勢，目前正在制定中的無線個人網路(Wireless Personal Network, WPAN）標準802.15.3c 利用全球通用不需申請執照的60GHz頻段提供50Mb/s至7 Gb/s高速數據傳輸能力,可以支援愈來愈普及的電腦周邊無線連結及影音多媒體短距離高速數據傳輸需求。本子計畫將研究適用於60GHz室內無線基頻接收機之核心處理器架構。我們將針對IEEE802.15.3c的標準規格設計高效能、低功耗的接收機組件IP架構，其中包括：寬頻SC及寬頻OFDM調變的訊號同步、符元同步、碼框同步、通道估計與等化、資料偵測、通道解碼、FFT/IFFT等組件IP。由於上述系統其所要求之資料處理量及各方效能表現極高，因此其複雜度及計算能力將遠大於目前已應用中的通訊系統技術，此外本子計劃所擬開發之IP仍大部分基於OFDM技術，加上其為室內非移動式之應用，因此本子計劃所設計之IP將整合現有室內802.11n無線區域網路及固定式802.16無限都會網路IP設計或DVB，以達成一高效能、多標準之傳收機處理器設計並建構延伸計畫之軟體無線電及感知無線電之核心元件。 本子計劃在第一年將研究及訂定802.15.3c標準中相關IP之規格，開始研究其低計算量、低複雜度、高效能之演算法，並開始進行IP電路設計。第二年將繼續優化第一年演算法及IP設計進行個別IP之FPGA及ASIC驗證設計，並開始進行整體802.15.3c基頻傳收機之FPGA驗證設計，同時將依據過去我們在802.11n與802.16d的IP設計成果開始以802.15.3c IP為核心作多標準可重組式IP架構設計。第三年將優化單標準802.15.3c基頻傳收機之FPGA驗證設計及多標準整合FPGA/SOC驗證設計，整合RF及Mixed signal 電路模組完成快速原型系統設計並進行展演。

SOC, Silicon IP, Baseband transceiver, Millimeter wave, Mobile communica-tion, MIMO, WMAN, WLAN, WPAN, Synchronization IP, Channel estimation and equali-zation IP, Space-time decoder IP, IFFT/FFT IP, LDPC decoder, Software defined radio (SDR), Cognitive radio, Fast prototyping system.