里德所羅門軟體解碼器之硬體加速器設計

Abstract

本篇論文提出了一套里德所羅門解碼器以處理器為基礎外掛硬體加速器的架構，主要是為了適應於各種不同的里德所羅門碼的規格，也是為了解決使用處理器運算里德所羅門碼裡的伽羅瓦場乘法花費太多的時間。因為處理器的處理速度越來越快，使得一些不需要高處理效率(Throughput)的功能可以由處理器來做運算，也可以達到要求。也因此以前需要使用許多的ASIC才能做許多不同的工作，而處理器卻只需一個就可以做不同的工作。所以現在的趨勢也慢慢的將許多功能交由處理器來運算。在里德所羅門碼中所有的運算都是建立在伽羅瓦場中，然而處理器對於伽羅瓦場的乘法運算沒有特別的方法可以使用，因此處理器在做伽羅瓦場的乘法運算相當耗時。因為這個原因，所以將在里德所羅門解碼中使用到最多伽羅瓦場乘法運算的方塊以硬體加速器處理以增加運算速度。由於硬體有一套特殊的伽羅瓦場乘法運算，因此加快了運算的速度。在里德所羅門解碼中的尋找錯誤症狀和尋找錯誤位置這兩部份使用到了許多伽羅瓦場的乘法運算，因此將這兩部份以硬體加速器的方式實現，又因為這兩部份的運算很類似，所以將這兩部份以同一套硬體來實現，並且使用摺疊硬體架構，減少外掛硬體加速器的面積，也讓外掛硬體加速器更具有擴充性。

This thesis presents a processor-based with hardware accelerator for Reed-Solomon decoder. The main reason doing this is to adapt different types of Reed-Solomon code, also to solve the problem of using too much time do the multiply of Galois field in Reed-Solomon code. Now with one processor could complete many works which needed many ASIC before. But processor operate multiplication of Galois field is very slow. So we need hardware accelerator speed up multiplication of Galois field. The reconfigurable Reed-Solomon decoder is targeted on xDSL applications. Under the requirement of the throughput rate, we fold the Reed-Solomon decoding with the minimal number of processing elements (PEs) while the complexity of scheduler is low. The folded architecture is suitable for array processors whose processing rate is not necessary to be optimal. The proposed reconfigurable decoder is highly scalable as the application parameters change.