可重複規劃之里德所羅門解碼器設計

Abstract

本篇論文提出了一套里德所羅門解碼器硬體的摺疊架構，其所採用的摺疊演算法根據處理速率（Throughput）條件的評估，在架構中使用少量的運算器，規劃其運作時序，就可分時完成工作，如此一來可以減少硬體中乘加運算器的數目，縮小硬體的面積。摺疊演算法非常適合於處理速率不需要很高的陣列硬體架構，尤其是對於陣列的運算單元個數會因規格的不同而有數目上變化的應用。以里德所羅門解碼器架構為例，解碼器方塊的內部大多數的構成部分是由運算單元陣列所組成，而且陣列的長度是根據不同的解碼器除錯能力規格來改變，除錯能力越大，運算單元個數需要越多。當對於這種硬體架構來實行摺疊時，則以最差狀況的處理速率及陣列長度來估計所需採用的運算單元個數，摺疊後的架構對於除錯能力較小的規格，只需要減短運算時序的重複週期即可，這樣的架構展現了硬體可重複使用的特性，而且摺疊後的硬體架構有相當高的硬體使用率，在各種除錯能力規格下都很平均。此外，在處理速率規格符合的前提下，若要提升最大除錯能力，加長陣列長度，只需要增加儲存運算結果的記憶容量大小，並延長重複週期就可以達成，這也使得摺疊後的硬體更具有擴充性。

This thesis presents a folding approach for reconfigurable Reed-Solomon decoder. The reconfigurable Reed-Solomon decoder is targeted on xDSL applications. Under the requirement of the throughput rate, we fold the Reed-Solomon decoding with the minimal number of processing elements (PEs) while the complexity of scheduler is low. The folded architecture is suitable for array processors whose processing rate is not necessary to be optimal. The proposed reconfigurable decoder is highly scalable as the application parameters change. For xDSL applications, the computation requirement of Reed-Solomon decoder is varying with the error-correcting capability t and, thus, a flexible reconfigurable architecture becomes very attractive. Our approach allows the Reed-Solomon decoder to be configured by t without slacking processing elements.