全數位2.5Gbps相位校正緩衝器設計

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DC 欄位	值	語言
dc.contributor.author	莊英廷	en_US
dc.contributor.author	Ying-Ting Chuang	en_US
dc.contributor.author	蘇朝琴	en_US
dc.contributor.author	Chau-Chin Su	en_US
dc.date.accessioned	2014-12-12T01:42:09Z	-
dc.date.available	2014-12-12T01:42:09Z	-
dc.date.issued	2003	en_US
dc.identifier.uri	http://140.113.39.130/cdrfb3/record/nctu/#GT009112606	en_US
dc.identifier.uri	http://hdl.handle.net/11536/45612	-
dc.description.abstract	本論文描述一個利用數位方式來使得資料和時脈同步化的相位校正緩衝器。資料頻率定於625Mbps和2.5Gbps。為了避免資料在被序列化時發生錯誤，傳送端必須要做的第一件事是解決資料和時脈之間的相位差。相位校正緩衝器的基本概念和延遲線迴路相同，主要的目的都是要調整相位當有相位差時。全數位的相位校正緩衝器不僅可以有較低的功率消耗且更容易地重覆使用和實現。此設計採用0.18μm 1P6M TSMC CMOS製程技術實現。相位校正器在625Mbps的資料輸出經過時序調整後的抖動值為48ps，消耗功率為3.8毫瓦。而在2.5Gbps的資料輸出經過時序調整後的抖動值為26.5ps，消耗功率為16毫瓦。	zh_TW
dc.language.iso	en_US	en_US
dc.subject	相位校正	zh_TW
dc.subject	延遲線迴路	zh_TW
dc.subject	deskew	en_US
dc.subject	DLL	en_US
dc.subject	delay locked loop	en_US
dc.title	全數位2.5Gbps相位校正緩衝器設計	zh_TW
dc.title	All Digital 2.5Gbps Deskew Buffer Design	en_US
dc.type	Thesis	en_US
dc.contributor.department	電控工程研究所	zh_TW
顯示於類別：	畢業論文