互補式金氧半場效電晶體邏輯閘之時序模式及自動化電晶體尺寸設計之電腦輔助設計程式

Abstract

本論文首先提出以頻率響應的範圍分析互補式金氧半組合邏輯閘的轉換時間，應用主 極點主零點方法（對長通道的互補式金氧半組合邏輯閘）及修飾的主極點主零點方法 （對短通道的互補式金氧半組合邏輯閘），解決多極點多零點的問題，而建立互補式 金氧半組合邏輯閘時序模式。經由電路模擬器(SPICE )的驗證後，在不同的通道尺寸 ，電容負載，製程參數，及輸入波形下，所發展建立的互補式金氧半邏輯閘的時序模 式，對長通道而言，最大誤差為35% ，對短通道而言，最大誤差為15% 。對常用的通 道尺寸或大的電容負載而言，誤差可再縮小，而所花費的計算機時間祇有百分之一。 同時，應用發展完成的時序模式，可以描述互補式金氧半邏輯閘在未來超大型積體電 路的縮小法則下所具有的速度特質。 其次，本論文提出，以邏輯閘的上升╱下降時間，作為設計參數的尺寸設計方式，並 且發展近特性波形合成法(NCWSM )來計算整個電路的通道尺寸。應用近特性波形合成 法，可以建立了最佳特性波形合成法(OCWSM )，固定延遲時間的尺寸設計演釋法，以 及經最佳特性波形合成法求得條件性最佳化尺寸設計演繹法初解，與傳統的固定延遲 時間的尺寸設計演繹法比較後，無論在計算機的時間消耗上，或是功率消耗和晶片面 積消耗上，所提的固定設計演釋法都有較優異的表現。 利用發展完成的時序模式，設計法則，及尺寸設計演繹法，建立一個電腦輔助自動化 設計程式─TISA，這個程式可以根據輸入的邏輯電路及電晶體的尺寸來分析電路的時 序，或者，根據輸入的邏輯電路及電路的延遲時間來求得電晶體的尺寸，所需要的電 腦時間與記憶體容量都遠小於SPICE 。因此，TISA在未來的超大型積體電路自動化設 計中，具備高度的發展潛力。