心臟收縮式陣列延遲判別回授數列估測器

Abstract

在可靠的高速率數位通訊上，碼際干擾(ISI) 是主要的障礙，如何有效利用等化器 ( Equalizer)來降低此一雜訊，是我們研究的主要課題。縱覽過去在這方面的研究發展 ，顯示數列估測器較能適應較差的通道。有名的Viterbi 處理器就是最佳的數列估測 器，但如果通道記憶長度過長，大量的計算使其並不適合實際應用。延遲判別回授數 列估測器(delayeddecisionfeedback sequenceestimator) 為比傳統的Viterbi 處理 器較差的數列估測器，但其具有能依複雜度和性能間的折衷處理以減少計算量的優點 。其主要考慮到遠端的碼際干擾效應較弱，可不必仔細估測出它們的值，因而達到減 少計算量的目的，但仍然保持數列估測器一貫較高性能的特性。 本篇論文假設接收到的訊號為經過匹配濾波器(matchedfilter) 處理後的離散訊號 ( discrete-time signal) ，而建立一完整的估測器結構。為能提高資料速率，我們採 用平行處理的觀念來設計延遲判別回授數列估測器。心臟收縮式陣列(systolicarr－ ays)為一增加計算產出量的有效架構。為適合不同性能的要求，整個設計是以具規則 性、易於修改的模組來完成。結果顯示延遲判別回授數列估測器有和傳統的Viterbi 處理器類似的複雜度，但其所處理的資料速率卻大幅提昇。本設計有預留做適應性的 目的，若能進一步伴隨通道估測器(channel estimator) ，便可應用於隨時間改變的 通道。