Full metadata record
DC Field | Value | Language |
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dc.contributor.author | 鄧維揚 | en_US |
dc.contributor.author | DENG,WEI-YANG | en_US |
dc.contributor.author | 徐力行 | en_US |
dc.contributor.author | XU,LI-XING | en_US |
dc.date.accessioned | 2014-12-12T02:08:18Z | - |
dc.date.available | 2014-12-12T02:08:18Z | - |
dc.date.issued | 1990 | en_US |
dc.identifier.uri | http://140.113.39.130/cdrfb3/record/nctu/#NT792394005 | en_US |
dc.identifier.uri | http://hdl.handle.net/11536/55247 | - |
dc.description.abstract | 動態金屬氧化矽邏輯設計是用來產生電路設計中基本功能元件眾多型式之一,用好的 功能元件去作電路設計之佈局,可使晶片的最佳化容易達成。這就是我們從事這項研 究的動機。 元件佈局最佳化的問題,是如何去安排元件中電晶體順序去使得元件所佔面積最小。 而使元件面積最小的問題,是取決於元件的高度和寬度的問題。對於寬度問題,前人 已經提出一個最佳解法,去求得最佳解,對於高度的問題前人也有相關的研究,但一 直沒有辦法求得最佳解。只有很少部份的研究是同時針對寬度和高度去考慮這個問題 。 現在,本篇論文中,將同時考慮寬度和高度的問題,去使得元件面積最佳化。我們的 作法是提出一個兩個相(phases)的演算法來求取得最佳解解法如下: (1) 第一相: 根據前人所得寬度最佳化的結果, 去建構一個元件佈局。我們所採用的 方法是將佈局問題轉換成一個串并聯網路的問題,再在串并聯網路中去找尋尤拉 (Eu ler)路徑,而所得的尤拉路徑是使每一個子串并聯網路能被路徑經過的次數最少,如 此保證佈局的面積不致太大。 (2) 第二相: 將第一相中得到的結果, 再改進。因為第一項所得之結果是寬度最佳化 。但是高度并不保證最佳,於是我們可用較少的寬度去替換較多的高度,使得元件佈 局面積再縮小。最後根據設計規則(design fule) 去取決一個面積最佳化的佈局。 最後我們提出一個資料結構,來實作(implementtion),并提出一些實驗結來印證我們 所作的結果。 | zh_TW |
dc.language.iso | zh_TW | en_US |
dc.subject | 動態金屬氧化矽 | zh_TW |
dc.subject | 功能元件 | zh_TW |
dc.subject | 串并聯網路 | zh_TW |
dc.subject | 尤拉路徑 | zh_TW |
dc.subject | 寬度最佳化 | zh_TW |
dc.subject | 設計規則 | zh_TW |
dc.subject | 實作 | zh_TW |
dc.subject | (DESIGN-RULE) | en_US |
dc.subject | (IMPLEMENTTION) | en_US |
dc.title | 一個動態互補金屬氧化矽功能元件產生器設計 | zh_TW |
dc.type | Thesis | en_US |
dc.contributor.department | 資訊科學與工程研究所 | zh_TW |
Appears in Collections: | Thesis |