標題: RS解碼器的高速管線式超大型積體電路架構設計
A high-speed pipeline VLSI architecture for reed-solomon decoder
作者: 林聖凱
LIN, SHENG-KAI
魏哲和
WEI, ZHE-HE
電子研究所
關鍵字: RS解碼器;高速管線式;超大型積體電路;架構設計
公開日期: 1991
摘要: 本文根據一種新的標準代數解RS碼的演算法,而提出一個RS解碼器的高速管線 式超大型積體電路架構。此解碼器具有錯誤符號及可拭去符號的訂正能力,所設計 的管線式架構不需要內建的脈衝來產生控制訊號,並且此架構將整個碼的延遲時間 分割成四個接近相同的時間。因此解碼器可以工作在較高的速度。本文並提出一個 平行架構用以計算可拭去符號位置多項式,此平行架構有高速和低複雜度的優點。 RS□(15,11) 碼用來作為設計的範例,由佈局圖粹取參數的模擬顯示,所完成的電 路可工作在每秒一千萬(10M) 個符號,也就是其資料量為每秒四千萬個比次(bits) 。 在本文中並提出一個新的演算法。此新演算法結合了Chien search演算法和Forney 演算法。新方法依然有快速和省硬體的好處。
URI: http://140.113.39.130/cdrfb3/record/nctu/#NT802430015
http://hdl.handle.net/11536/56045
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