超大型積體電路接觸電阻之研究

Abstract

在本論文中，我們分別用數值模擬與解析模式來證實垂直式卡爾文測試電阻結構確 實比以往的任何結構更能準確地測量不同材料間之接觸電阻。在解析模式中我們得 到垂直結構的展阻誤差小於水平式結構且這個誤差小的不會影響到測量值。但在數 值模擬方面我們得到對不準效應造成垂直式結構的最大誤差來源。於是我們發展出 自行對準式垂直卡爾文測試電阻結構，此結構由於成功地去除在傳統垂直結構中的 對不準效應使得測量直更為精確。實驗上由此結構測量出鋁與矽的接觸電阻係數可 低至10Ω-um^2 ，這個實驗值說明水平式結構以往都高估了鋁與矽之間的接觸電阻 。對矽化鈦與矽之間的接觸而言，實驗發現直接反應的矽化鈦比同時蒸鍍鈦與矽更 能得到較低的接觸電阻且矽化鈦與矽之接觸可耐溫到 900Ｃ。在鋁與矽化鈦對複晶 矽的接觸系統方面，實驗中發現此結構的接觸電阻比鋁與矽化鈦對相同濃度的單晶 矽大了許多。這是由於在複晶矽中所佈植的雜質不能有效的活化並且電子移動率小 於單晶矽的移動率。然而此結構經氫被覆處理後在大部份情況下均會改善其接觸電 阻，其中最佳者有將近十倍的改善。由霍爾測量中發現藉由氫被覆使得接觸電阻的 降低並不是由於雜質濃度的改善而可能是電子移動率的改善其意味著在晶界與表面 上的缺陷可藉由氫被覆處理而降低。在本文中，由離子植入金屬與離子植入矽化物 方法所行成之淺接面也藉由垂直式結構測量其接觸電阻。實驗結果發現離子植入金 屬並不能得到好的結果但良好電性之淺接面卻可由離子植入矽化物方法而得到。但 接面電性隨著所蒸鍍之鈦膜厚度而改變與矽化鈦會下沈至矽基座為離子植入矽化物 方法的缺點。為了解決此缺點，我們發展一種由複晶矽固態擴散源所形成淺接面再 利用鈦膜來消耗此層複晶矽之新穎製程。此製程可得到超淺接面與非常好電性之接 面。此接面電性並不隨著鈦膜厚度而改變且矽化鈦並不會下沈至矽基座表面以下， 故此製程可應用於毫微米元件。本論文中，自行對準垂直式結構也成功地運用到測 量複晶射極之射極電阻。實驗顯示此電阻主要決定於複晶矽與單晶矽之界面特性且 單晶矽的表面處理將對此射極電阻產生重大影響，此外、高的射極濃度與高的括散 溫度將更容易破壞複晶矽與單晶矽間之自生氧化層而降低射極電阻。最後我們也對 多層金屬連線作數值模擬，結果顯示電流將在一個急轉彎的內轉彎處擁擠，所以為 了減少電子遷移問題在急轉彎的角落必須使之平滑。