一個有限脈衝響應濾波器之矽編譯器

Abstract

本論文提出一個適用於有限脈衝響應濾波器的可參數化以記憶體為基本之 架構，以及一個矽編譯器來自動產生佈局。這個以記憶體為基本的架構用 在有限脈衝響應濾波器之設計方法，只須要改變四個參數就可以在使用者 規定的資料輸入速率下做硬體花費的最少化。在整個設計過程中，也同時 探討了一些在數位訊號處理架構上的高效率設計技巧。為了要發展這個矽 編譯器，我們建造了一些模組產生器，包括無進位加法器，累加器，漣波 加法器，及移位暫存器等等。這個應用導向的矽編譯器是發展在LAGER系 統上，它允許使用者從濾波器的階數，係數及資料輸入速率的規格來產生 濾波器的佈局。從許多由我們的矽編譯器設計出來的例子，可以得知這些 被產生的有限脈衝響應濾波器之資料輸入速率在SCMOS 2.0 微米製程之下 ，可以達到 38 MHz。 This thesis propose a parameterized memory-based architecture (MBA) for fixed coefficient FIR filters and a silicon compiler to generate layout. The design methodology with MBA for FIR filters can minimize the hardware cost under the user-specific sample rate by only changing four parameters. Several high performance design techniques for DSP architecture are discussed thoroughly. For developing the silicon compiler, we build several kinds module generators, such as carry-save adder, accumulator, ripple adder, and shift register, etc. This application specific silicon compiler is developed under LAGER system and it allows users to generate filter layouts starting from filter order, coefficient and sample rate specification. Many design examples generated by our silicon compiler have shown that the sample rate of the generated FIR filters can attain to 38 MHz by using SCMOS 2.0 um technology.