低功率二階邏輯最佳化

Abstract

功率的消耗在超大型積體電路上日趨重要。有許多研究投入如何設計低功率電路，在 邏輯化簡時如何降低功率也是很重要。 在這論文中，我們針對二階邏輯電路提出一個降低功率的方法，因為功率消耗和輸入 信號的高態機率和轉換機率有關，所以一個小面積的布林邏輯可能會比大面積時消耗 更多的功率。我們在ESPRESSO演算法中加入一些方法降低功率旳經驗方法，這些方法 使用高態機率和轉換機率兩個參數，以這兩個參數來決定那一個變數相乘項先化簡、 如何選擇化簡的方向、判斷化簡是否有省功率、變數相乘項的選擇等等。如使用靜態 PLA或動態PLA來做設計，各可省11.68％和1.44％的功率；如使用一般邏輯匣，和 Simplify比，則省8.27％。