MELP語音編碼專用處理器

Abstract

語音傳輸是目前最主要也最普遍的通訊傳輸服務。在數位語音下的傳輸更有彈性，能夠降低價格、維持品質、並提供保密的功能。由於使用者的增加與有限的頻寬。新的語音編碼傳輸位元率已由8Kbps（CELP）與4.8Kbps（CS-ACELP）發展至2.4Kbps（MELP）。也因為傳輸位元率的降低，語音品質就只能由更複雜的演算法來提升，這使得實現快速語音編碼相當困難。 本論文針對壓縮率最高的MELP，提出一個新的語音編碼技術處理器。這個處理器針對語音壓縮技術中最複雜的編碼技術來設計，我們使用硬體—軟體雙重設計的方式使處理器的架構與指令集最佳化。處理器中使用五級的管線式架構來平衡處理速度與晶片面積，同時擁有兩個向量處理用的記憶體、四層迴圈、大範圍的記憶體資料暫存區、24bits精確的浮點運算單元、整數運算單元、提供很大動態運算範圍8bits的指數處理單元以及具平行處理能力的指令。在指令長度固定為24bits下，此處理器提供6種定址模式與三元運算。此晶片在60MHz下的浮點處理能力為120MFLOPS，約為TMS320C44-60的兩倍。 此晶片以Cell-Based方式設計完成，使用TSMC 0.35um製成之標準元件庫，預估能工作於60MHz。

Speech communication is the most dominant and common service in telecommunication at present. Digital transmission of speech is more elasticity, providing the opportunity of achieving cost, consistent quality, security and spectral efficiency in the systems that exploit it. Due to the increase in number of users and limited bandwidth available, the transmission rate of new digital speech coding techniques has dropped from 8Kbps(CELP), 4.8Kbps(CS-ACELP) to 2.4Kbps(MELP). As the bit rate falling, the speech quality can only be maintained by employing very complex algorithms which are difficult to implement in FAST speech coding. This thesis investigates a new application specific processor for speech coding processing. The processor is designed to process Mixed Excitation Linear Prediction (MELP) coding which is the best and common speech compression. We use hardware-software codesign methodology to optimize the processor architecture and instruction set. The processor uses a five-stage pipeline to balance performance and core area. It has two memory banks for vector operation, four-level recurrent loops, multi-layer stacks, 24-bit floating-point unit for precision, 8-bit exponent unit for large dynamic range operation and special instructions for parallel operation. Each instruction length is fixed as 24 bits. The processor provide six special addressing modes and 3-operand operations. The chip is realized by using a TSMC 0.35μm 1P4M CMOS fabrication and synthesis by COMPASS cell library. The silicon area required for the core is approximately11.56 . 1.1 相關研究發展現況 1.2 研究動機 二、Melp語音編碼簡介 2.1 Melp 壓縮法分析 2.1.1 編碼部分 2.1.2 解碼部分 2.2 Melp 壓縮法實現 2.3 Melp 基本架構 2.3.1 資料格式 2.3.2 架構分析 三、處理器架構簡介 3.1 主要架構與性能 3.2 指令集與定址法 3.2.1 定址法形式 3.2.2 指令集 3.3 管線式架構 3.4 晶片處理流程 四、主要模組與設計架構 4.1 晶片內部各模組架構 4.1.1 控制線路 4.1.2 程式控制 4.1.3 位址控制 4.1.4 資料控制 4.1.5 資料衝突控制 4.1.6 算術運算單元（ALU） 4.1.7 檢測線路 4.2 向量運算與平行運算 4.3 浮點運算單元 4.4 測試考量 4.5 佈局、封裝與layout 4.6 設計流程 五、軟體發展環境 5.1 Emulator簡介 5.1.1 Emulator的功能介紹 5.1.2 軟體的發展流程 5.1.3 Emulator使用格式 5.1.4 Emulator主要架構 5.2 Assembler簡介 5.2.1 Assembler的功能介紹 5.2.2 組合語言的發展流程 5.2.3 Assembler的執行環境與方式 5.2.4 原始碼的語法格式 5.2.5 指令集應用 六、模擬結果 6.1 C Simulation Result 6.2 RTL & Gate Level Simulation Result 6.3 效能評比 七、結論