佈局導向的自動乘法器產生之研究

Abstract

在各種不同應用的電路當中，乘法器往往是其中相當重要的一個基本元件，因此如何產生一個面積小且執行速度快的乘法器，將直接影響電路效能的優劣。再者，由於乘法器在電路中廣泛地被使用，因此如何自動化地產生所需要的乘法器，也將成為電路自動化設計的重要課題。在這篇論文當中，我們提出了一個以佈局導向為考量的自動乘法產生器。對於時序的計算，我們採用了以單位元件為基礎的延遲模型(cell-based delay model)，而非傳統電路設計中被廣為使用的互斥邏輯閘的延遲模型(XOR-based delay model)；同時，在電路合成的過程中，加入了繞線延遲(wire delay)的效應，使得時序的計算將能更貼近實際電路的情形。除此之外，在電路配置(placement)的過程當中，不僅對於時序做了最佳化，還同時考慮了電路的形狀，使其能趨近於方正。藉由將電路合成、配置以及再合成等步驟整合在乘法產生器的流程，我們將可以得到優於其它傳統作法所產生的乘法器。

This thesis presents an automatic layout-driven multiplier generator. The cell-based delay model, rather than the XOR-based model, is used for timing estimation and the wire delay is also considered in the synthesis process. The timing optimization, by considering the shape of the circuit, is conducted in the placement process. Final adder is produced together with the column compression tree for getting the simpler structure. By integrating synthesis, placement and resynthesis processes in the multiplier generation flow, the multipliers generated by our layout-driven multiplier generator outperform other previous works as shown in our experimental results.